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Sungho Kim
Южная Корея
Добавлен 7 май 2013
반도체 물리&소자&공정 관련 지식들을 최대한 간결하게 전달하는 것을 목표로 합니다.
오래전에 만든 영상이라, 설명과 자료에 약간의 오류들이 있으니 양해 바랍니다.
[물리전자공학] : 고체 내에서 전자의 거동을 이해해보려는 강의입니다.
'기초반도체공학' 강의를 이해하기 위한 준비 과정입니다.
교재 : Semiconductor Physics and Devices (Donald A. Neamen), Chapter 1~6
[기초반도체공학] : 기초 수준의 반도체소자 이론 강의입니다.
'물리전자공학'이 선수 과목입니다.
pn junction, metal-semiconductor junction, MOS capacitor, MOSFET 에 대해 배웁니다.
교재 : Semiconductor Physics and Devices (Donald A. Neamen), Chapter 7~11
[기초반도체공정] : 기초 수준의 반도체 공정 원리를 이해해보는 강의입니다.
[메모리반도체소자] : SRAM, DRAM, Flash 등 메모리 반도체 소자의 동작 원리에 대해 배웁니다. (아직 강의가 미완성입니다)
[고급소자물리] : 대학원 수준의 반도체소자물리 강의입니다.
'기초반도체공학' 강의 내용보다 심화된 대학원 수준의 MOSFET 이론을 배웁니다.
[반도체소자 측정장비] : 반도체소자의 전기적 특성을 평가하기 위한 여러 측정장비의 사용방법에 대해 다룹니다.
소자 관련 연구를 수행하는 대학원생을 대상으로 하는 강의입니다.
[기초 아두이노] : 아두이노 및 다양한 센서들의 기초적인 사용방법을 배우는 강의입니다.
코코아팹의 지니어스키트 스타터팩을 사용하여 강의를 진행합니다.
[연구실 홈페이지] :
sites.google.com/view/sunghogroup
오래전에 만든 영상이라, 설명과 자료에 약간의 오류들이 있으니 양해 바랍니다.
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교재 : Semiconductor Physics and Devices (Donald A. Neamen), Chapter 1~6
[기초반도체공학] : 기초 수준의 반도체소자 이론 강의입니다.
'물리전자공학'이 선수 과목입니다.
pn junction, metal-semiconductor junction, MOS capacitor, MOSFET 에 대해 배웁니다.
교재 : Semiconductor Physics and Devices (Donald A. Neamen), Chapter 7~11
[기초반도체공정] : 기초 수준의 반도체 공정 원리를 이해해보는 강의입니다.
[메모리반도체소자] : SRAM, DRAM, Flash 등 메모리 반도체 소자의 동작 원리에 대해 배웁니다. (아직 강의가 미완성입니다)
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'기초반도체공학' 강의 내용보다 심화된 대학원 수준의 MOSFET 이론을 배웁니다.
[반도체소자 측정장비] : 반도체소자의 전기적 특성을 평가하기 위한 여러 측정장비의 사용방법에 대해 다룹니다.
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[연구실 홈페이지] :
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[메모리반도체소자|2.5] #SRAM #reliability #HCI #NBTI #PBTI #RIF #soft error #SER
SRAM 의 동작에 문제를 발생시킬 수 있는 몇몇 현상들에 대해 이해해봅니다.
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[메모리반도체소자|2.4] #SRAM #variability #RDF #LER #RTN
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device variability 가 SRAM 동작에 미치는 영향에 대해 알아봅니다.
[메모리반도체소자|2.3] #SRAM #cell size #layout #feature size
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SRAM cell 사이즈를 이해하기 위해, SRAM cell 의 layout 과 feature size 에 대해 알아봅니다.
[메모리반도체소자|2.2] #SRAM #static noise margin #SNM
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SRAM 의 static noise margin (SNM) 에 대해 알아 봅니다.
[메모리반도체소자|2.1] #SRAM #cell operation #read & write
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SRAM 에서 read/write operation 이 수행되는 과정에 대해 알아봅니다.
[메모리반도체소자|1.2] #memory hierarchy #SRAM #DRAM #Flash #emerging memory
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메모리의 계층도를 이해하고, 각각의 메모리가 가지는 장단점에 대해 알아봅니다.
[메모리반도체소자|1.1] #memory chip structure #memory cell array #word line #bit line #sense amplifier
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메모리가 어떻게 구성되는지 전체적인 구조와 함께 각 부분의 역할에 대해 개념적으로 이해해 봅니다.
[메모리반도체소자|0.0] #강의소개
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반도체가 어떻게 데이터를 저장할 수 있는지에 대해 배워보는 '메모리반도체소자' 강의에 대한 소개입니다.
[기초반도체공정|8.2] #CMOS process #high-k #metal gate #spacer #LDD
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지난 강의에 이어서 transistor 를 만드는 공정과정에 대해 이해해봅니다.
[기초반도체공정|8.1] #CMOS process #well #shallow trench isolation
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전체적인 CMOS 공정 flow 에 대해 이해해봅니다. 우선 well 과 STI 를 형성하는 공정과정에 대해 알아봅니다.
[기초반도체공정|7.3] #metallization #silicide
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silicide 무엇인지, 왜 필요한지, 그리고 어떤 과정을 걸쳐 발전해왔는지 이해해봅니다. 그리고 현재의 FinFET 에서는 왜 사용되지 않는지도 알아봅니다.
[기초반도체공정|7.2] #metallization #planarization #Chemical Mechanical Polishing #CMP
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평탄화(planarization)를 위해 사용하는 CMP 공정에 대해 이해해봅니다.
[기초반도체공정|7.1] #metallization #interconnection #junction spike #electromigration #Damascene
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금속 배선 공정(metallization)에 대해 이해하고, Cu Damascene process 에 대해 알아봅니다.
[기초반도체공정|6.4] #deposition #ALD
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ALD(atomic layer deposition) 증착 방식에 대해 알아봅니다.
[기초반도체공정|6.3] #deposition #CVD #LPCVD #PECVD
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Chemical Vapor Deposition (CVD) 증착방식에 대해 이해해봅니다.
[기초반도체공정|6.2] #deposition #sputtering #DC #RF #reactive ion #magnetron
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[기초반도체공정|6.2] #deposition #sputtering #DC #RF #reactive ion #magnetron
[기초반도체공정|6.1] #deposition #evaporation #thermal #e-beam #lift-off process
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[기초반도체공정|6.1] #deposition #evaporation #thermal #e-beam #lift-off process
[기초반도체공정|5.2] #sheet resistance #four point probe #Kelvin probe #secondary ion mass spectroscopy
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[기초반도체공정|5.2] #sheet resistance #four point probe #Kelvin probe #secondary ion mass spectroscopy
[기초반도체공정|5.1] #doping #diffusion #ion implantation #dose #projected range #channeling #RTA
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[기초반도체공정|5.1] #doping #diffusion #ion implantation #dose #projected range #channeling #RTA
[기초반도체공정|4.2] #wet etching #dry etching #ion milling #RIE #Bosch process
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[기초반도체공정|4.2] #wet etching #dry etching #ion milling #RIE #Bosch process
[기초반도체공정|4.1] #etching #etch rate #profile #isotropic #anisotropic #selectivity #bias #uniformity
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[기초반도체공정|4.1] #etching #etch rate #profile #isotropic #anisotropic #selectivity #bias #uniformity
[기초반도체공정|3.3] #photoresist #soft bake #alignment #PEB #develop #hard bake #PR strip
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[기초반도체공정|3.2] #photolithography #light source #resolution #critical dimension #DOF
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[기초반도체공정|3.1] #photolithography #전체 공정 요약
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[기초반도체공정|2.3] #oxidation #현재는 안쓰는 이유 #gate oxide scaling #high-k metal gate
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[기초반도체공정|2.2] #oxidation kinetics #Deal-Grove model #oxidation 공정의 수학적 모델 #모델링은 어렵지 않아
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[기초반도체공정|2.2] #oxidation kinetics #Deal-Grove model #oxidation 공정의 수학적 모델 #모델링은 어렵지 않아
[기초반도체공정|2.1] #oxidation #gate insulator #SiO2 #dangling bond #forming gas annealing
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[기초반도체공정|1.4] #RCA clean #megasonic
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[기초반도체공정|1.4] #RCA clean #megasonic
[기초반도체공정|1.3] #cleanroom #contamination #사람이 제일 문제
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[기초반도체공정|1.3] #cleanroom #contamination #사람이 제일 문제
좋은강의 감사합니다!
안녕하세요 선생님 이 내용을 수강하기전 및 이해하기 전에 들었으면하는 강의 말씀해주실 수 있을까요?
기초적인 전자회로 지식이 필요합니다.
좋은강의 감사합니다! 한번에 요약 되었습니다!
안녕하세요 교수님. semiconductor와 metal 접합부에서 semiconductor에 생기는 depletion region 영역의 길이도 유사한 방법으로 계산 가능할까요? 그리고 bandgap이 0인 semiconductor graphene과 metal의 접합부에서 생기는 depletion region도 계산 가능할지 궁금합니다.
1. ms접합 강의를 보면 이미 식이 유도되어 있으니 확인 바랍니다. 2. graphene은 semiconductor가 아닙니다.
@@DevicePhysics 답변 감사드립니다. graphene은 bandgap이 0인 semiconductor라고 알고 있었는데 제가 잘못 알았었군요. 감사합니다! 혹시 graphene metal 접합에서의 depletion region을 구하는 방법에 대해 조언을 받을 수 있을까요?
@ddrui23 graphene에 왜 depletion region이 생길것이라 생각하는 것인가요?
안녕하세요 교수님. 좋은 강의 너무 감사드립니다. 질문이 하나 있는데 이러한 2DEG 현상은 저렇게 major carrier가 n type 두개가 붙은 n-n junction 에서만 가능한건가요 아니면 p-n junction에서도 마찬가지로 전자 우물을 형성하면 n->p로 electron mobility가 증가하여 2DEG 현상으로 해석할 수 있는건가요??
@@변장원-h1n 1. 2deg는 캐리어가 이차원 표면에 밀집되어 모이는 현상입니다. 2deg가 생성되는 상황은 다양합니다. 2. pn접합에서 어떻게 전자우물을 만든다는 것인지는 이해되지 않습니다.
교수님 안녕하세요. 강의 중 궁금한것이 생겨 댓글 남깁니다. 강의 중 운동량 p가 일정할때, 람다=h/p인데 h는 상수, p의 값이 정확하면 람다의 값이 나오는것인데 위치의 분산도가 커진다는게 정확히 어떤 뜻인지 이해가 잘 가지 않습니다. 감사합니다!
@@seoul_nike 이미 강의에서 설명했습니다. 파장이 일정한 파동은 특정한 위치를 정의할 수 없습니다.
안녕하세요? 강의 내용 중 금속의 경우, Ev, Ef, Ec가 한 level에 있다라는 말이 이해가 잘 않되네요? 어떤 교과서를 보면 금속은 전자가 Ev level까지 차있고 조그만 에너지에도 바로 Ec로 천이해 자유롭게 움직일수 있어 금속의 전도도가 높은 것이라는 설명과 잘 맞지 않은것 같아 질문드립니다.
@@franciscosuh4286 다 같은 설명입니다. 금속은 밴드갭이 없다는 뜻입니다.
@DevicePhysics 설멍 감사합니다. 근데..에너지갭이 없으면 Ef가 없다는 이야기 아닌가요?
@franciscosuh4286 페르미레벨은 밴드갭과 상관이 없습니다.
damascene process가 hbm 제작에 상용화되고있나요?
@@박승준-d6b 강의에서 설명하였듯이 현재 interconnect는 damascene process로 만듭니다.
안녕하세요 김성호 교수님, SRAM의 Write SNM에 대해 궁금한 점이 있어 질문 남깁니다. 16:34에 있는 내용에서 PG, PU의 strength를 조절해서 GND로 다 빠져나가도록 해서 N1노드의 전압이 0에서 잘 안키지도록 설계를 한다까지는 이해를 했습니다. 근데 왜 VN1이 0.1V일 때 VN2도 0V가 되는지 회로를 봐도 잘 이해가 안가서 혹시 제가 놓친 부분이 있을까요? 감사합니다.
아래쪽 커브의 의미는 이미 영상에 설명되어 있습니다.
안녕하세요 김성호 교수님, 15:35 부분에서 N2 노드의 charge가 BL bar 쪽으로 빠져나간다고 하는데 PD2가 turn on되어있어서 그 쪽으로도 빠져나가는 건데, 그냥 gnd로 어차피 묶이니까 그라운드로 빠져나간다고 되어 있는걸가요?(2nd phase 부분 설명하는 내용) 그리고 1st phase 부분에서 Designed not to change values to ensure correct read operation이라고 설명하는 내용이 PG1과 PD1이 turn on되어 있는 상황이라고 하면 N1 node의 0상태가 증가해야할 것 같은데, 특정 회로 동작을 통해 write 시 저 N1 노드의 charge값이 변하지 않도록 설계했다는 의미일까요?
1. 아닙니다. PG2를 통해 빠져나갑니다. 노드 전압의 변화에 따른 트랜지스터의 on/off 순서를 다시 생각해 보세요. 2. 이전 슬라이드에서 설명한대로 read에 문제가 발생하지 않도록 PG1과 PD1의 사이즈가 설계되어 있다는 뜻입니다.
답변 감사합니다 교수님, 말씀해주신 내용 다시 한 번 확인해보겠습니다!
교수님 좋은 강의 제공해주셔서 감사드립니다. 궁금한 점이 생겨 문의드립니다. built in potential은 Na, Nd에 비례한다고 유도되었는데, Na가 증가하면 built in potential이 증가할 것이고 그렇게 되면, p n junction 에너지 밴드의 차이가 커진다는 것이고, 그럼 depletion region(width)이 증가한다고 이해했습니다. 다만, Na*Xp = Nd *Xn 에서는 왜 이 관계가 성립하지 않는 것인가요? 여기서는 도핑 농도가 높아지면 depletion width가 감소하는 것 아닌가요?
도핑농도가 증가하면 depletion width는 감소합니다. 이전 강의들을 다시 확인 바랍니다.
교수님 궁금한점이있는데 cv특성곡선에서 공핍층영역에서는 공핍층에의한C때문에 합성커패시터 값이 줄어드는데 문턱전압이후 반전층영역에서 다시 합성커패시터가 증가하는이유가 무엇인가요? 반전채널은 커패시터의 역할을 하지않아서 인가요?
이미 강의 영상에 질문의 답은 다 설명되어 있습니다.
2:50
3학년 전공 들을 때 이거 기반으로 공부했는데, 까먹어서 다시 복습하러옴. 쉽게 설명해주셔서 정말 감사합니다
안녕하세요 교수님. 좋은 강의 감사합니다. ambipolar 예제에 관하여 질문이 있습니다. 이전 강의에서 확산 전류에 대해 배울 때 캐리어의 농도의 구배가 있으면 그로 인해서 에너지밴드가 휘면서 built in potential이 발생한 것으로 알고 있습니다. ambipolar transport example에서 정공의 농도구배를 보면 built in potential이 생겨야 할 거 같은데, 이에 대해 자세히 알고싶습니다. 감사랍니다.
@@아글바글 무엇이 궁금한 것인지 구체적으로 질문하길 바랍니다.
@@DevicePhysics1. 저 예시에서 정공의 농도구배로 인해 반도체 내에서 built in E-field가 생기는 것이 아닌지 2. 그로 인해 드리프트 전류도 발생하는 것이 아닌지 이 두 가지가 궁금합니다. 감사합니다.
물리전자공학 5.5 영상의 초반부를 보고 떠올린 것입니다.
built in E field는 평형상태일때 내부적으로 생성되는 field 를 뜻합니다. ambipolar transport가 발생하는 상황은 애당초 평형상태가 아닙니다.
@@DevicePhysics감사합니다. 그렇다면 내부 전계는 그냥 무시하는 것인가요? ambipolar transport 강의 시작할 때 있었던 e-h쌍의 E_int 는 어떻게 처리된 것인지 궁금합니다.
교수님 안녕하세요. 플라즈마 관련 강의 감사합니다. 혹시, 반도체 후공정에 사용되는 O2 플라즈마의 역할에 대해 알려주 실 수 있을까요??
O2 플라즈마가 쓰이는 공정은 너무 많습니다. 간략하게 댓글에서 설명할 수 있는 내용이 아닙니다.
그...감사합니다. 현재 반도체 기업에 지원하고자 하여 반도체를 공부하는 컴공생인데 도움 많이 받고 있습니다. 그런데 한가지 여쭈어봐도 될까요? 그렇다면 산화 공정은 현시점 산업 반도체 공정에서는 완벽하게 빠지는 것인가요? 아니면 연구실이나 실험실등 특수한 조건에서 제외되는 공정이 되는 것인가요? 개인적으로 궁금하여 검색을 해보니 현시점에서 둘이 혼용되고 있다고도 하고, 그에 대한 논문도 있어서 헷깔려서 여쭤보게 되었습니다. 귀찮게 했다면 죄송합니다. 제가 물리나 반도체쪽으로는 완벽하게 문외한인데 갑자기 관련기업에 지원하게 돼서;;;
로직 트랜지스터에서 gate insulator 공정에는 안쓰입니다. 그 이외의 다른 용도의 트랜지스터나, gate insulator 공정이 아닌 경우에는 여전히 사용되고 있습니다.
@@DevicePhysics 아하 그렇군요 감사합니다!
교수님 교수님의 설명중 궁금한게 있습니다 13분 50초 쯤에 pn junction에서 forward bias일때 전기장에 의해 캐리어가 건너간다고 하셨는데 reverse bias일때 built in electric field가 걸려서 넘어간다는 내용은 그럼 틀린건가요? 감사합니다
@@skuzz-r8n forward bias, reverse bias 의 정의부터 다시 복습해보길 바랍니다.
@@DevicePhysics 교수님의 강의를 들어보았는데 forward 인가시 majority carrier가 드리프트에 의해 궁핍영역의 경계면으로 가고 그 다음 minority carrier로 확산한다고 이해하였습니다. 또한 reverse bias에서는 minority carrier가 궁핍영역에서 built in electric field에 의해 반대쪽으로 이동을 하는데 이것을 포화전류라고 한다고 이해했는데 혹시 맞는지 말씀해주실 수 있나요? 질문이 길어 죄송합니다
@skuzz-r8n built in E field 를 잘못 이해하고 있으니 다시 공부해 보길 바랍니다.
교수님 p+n으로 바뀌면 p쪽의 도핑농도만 달라졌기에, 전류의 크기와 7:20 에서 곡선의 가파른 정도는 바뀌겠지만 다수,소수캐리어 기본적인 모양은 위의 이미지를 유지하는 형태일까여???
@@moonsungm 직접 도핑농도를 적당히 정해서 계산해 보길 바랍니다. 모양을 유지한다는게 정확히 어떤 의미인지 파악되지 않습니다.
교수님 혹시 p+n다이오드면 어떻게될까여??? 1. 소수캐리어농도는 exp계수가 p+이라서 1에 근사할것같아 bias에 따라 결정날것같은데 맞을까여?? 2. 전류도 위와 비슷할것같은데..그러면 p+n이랑 일반 pn이랑 다이오드에서는 차이가 크게 안날까여???
1. 관련된 영상에서 댓글로 질문 바랍니다. 이 영상과는 무관한 질문입니다. 2. 질문 자체가 이해되지 않습니다. - exp 항의 계수가 p+ 일 때 왜 1이 되나요? 직접 농도를 대입해보고 계산해보면 아니라는 사실을 알 수 있을 것입니다. - 차이가 크게 안난다는게 무슨 의미인가요? 질문을 구체적으로 하길 바랍니다.
@DevicePhysics 1. 앞의 계수가 n_p0이기에 ni제곱/Na에서 p+은 고농도라서 거의 10^20이기에 1로 나오는 의미였습니다. 2. 차이가 크게 안나는것은 p+n일때와 pn일때 전체 x범위에서 전류를 그려보면 도핑농도가 p+ ,일반적인 p는 차이가 나서 p쪽의 전류크기는 달라질것같은데, 전류 그래프의 모양은 p+n ,pn 동일하다는 의미였습니다 교수님 늘 감사합니다
@@moonsungm 1. n_p0 가 1에 가까워지는것은 맞는데, 어느 한쪽의 도핑농도 보다는, 양쪽의 도핑농도 차이가 더 큰 영향을 미칩니다. 2. 전체 x범위의 전류(?) 라는게 무슨 뜻인지 이해되지 않습니다. 전체 전류는 위치에 상관없이 항상 일정합니다.
양쪽도핑농도 차이가 더 중요한거면.. 그럼 p+n된다면 기존에 배운 소수캐리어 농도 공식은 유지될까여?? p+n이 된다면 p+쪽에서 소수캐리어농도를 어떻게 구해야할지 모르겠습니다ㅠ 기존에서 ni제곱/Na만 바꿔서 계산하는게 맞을지
기존 공식이 p+n 에서 적용이 안된다고 생각하는 이유가 있나요? 질문의 의도가 이해되지 않습니다.
교수님 안녕하세요. 좋은 강의 잘 수강하고 있습니다. 질문이 있어서 질문 남깁니다. MOSFET을 공정과정을 통해 제작하여 측정을 하였는데, ID-VG의 그래프에서 VD값을 0, 2, 6, 8, 10V를 인가해준 뒤 비교를 하였습니다. 그래프에서 VD가 6, 8 ,10V일 때 ID값이 증가하다가 saturation되는 경향을 확인할 수 있었는데, 이러한 원인도 강의에서 설명해준 것과 같이 channel length modulation, velocity saturation, Mobility variation과 같은 현상 때문인걸까요?? ID-VD 에서의 현상들이 ID-VG에서도 동일하게 발생하는지 궁금합니다!
1. MOSFET에 대한 아무런 정보도 없고, I-V curve 도 보지 않은 상태에서 해석할 수 있는 사람은 없습니다. 2. 드레인에 비정상적인 큰 전압을 인가한 상황입니다. 따라서 hot carrier가 발생했을 가능성이 높으며, 소자가 damage를 받을만한 조건입니다.
감사합니다
안녕하세요 교수님 강의를 듣다가 의문점이 생겨 답변을 주실지 모르지만 질문을 남기게 되었습니다. 강의에서 전자의 이동에 대해서는 exp 함수를, 전자가 potential well처럼 갇혀서 움직이지 않을때는 삼각함수로 파동을 나타내는 것이 해석하는데 유리하다 라고 말씀하셨는데 의미를 생각해보면 이동할 떄 exp 함수를 해석하는데 있어서 어려움이 있어 질문 드리게 되었습니다. 1. 전자가 갇혀있다 = 끊임없이 진동하며 삼각함수 형태의 파동으로 에너지를 발생하다 2. 전자가 이동한다 = 결국 발산하는 쪽으로 나타나는데 왜 이렇게 가정하는지....? 혹시 결국 확률밀도함수를 나타낼 때 i값이 사라지기 때문에 그저 exp함수를 사용하는 것인가요?
@@user-pm7el1pb4x 발산한다는게 무슨 뜻인가요? 파동함수가 발산하는 상황은 강의에서 다룬적이 없습니다.
@@DevicePhysics 사실 파동함수 자체에 대한 이해가 조금 부족한 것 같습니다. 파동함수의 y축을 혹시 뭐라고 정의하면 좋을까요?
@user-pm7el1pb4x 파동의 진폭이며, 진폭의 제곱은 입자가 존재할 확률분포함수를 의미합니다.
두 exp 함수의 합으로 표현되는 파동은 그렇다묜 진폭이 2차함수의 형태로 발산한다라고 생각하면 될까요? 결국 전자의 파동방정식의 진폭이 발산한다로 생각이 드는데, 여기까지 맞을지 확인 부탁드립니다. 감사합니다
@@user-pm7el1pb4x exp 함수의 지수가 허수 이므로, 오일러 공식에 의해 결국 sin, cos 함수랑 같은 의미입니다.
안녕하세요? Quasi Fermi level에 대해 이해가 잘 않되는 부분에 대해 질문 드립니다. 설명에는 excess carrier의 농도가 평형 상태의 carrier 농도에 비해 크지 않을 때 도입되는 개념이라고 하셨느데, low level injection의 경우도 다수 carrier에 대해서는 맞는 설명인것 같은데, 소수 carrier에대해서는 평형 상태의 carrier 농도 대비 매우 큰 값(예제의 경우 p0≒10^3, p≒10^15)이라 "평형 상태의 carrier 농도에 비해 크지 않을 때 도입되는 개념"이라는 설명이 잘 이해 되지 않습니다. 제가 잘 못 이해하고 있나요? 도움 부탁드립니다.
조금 설명이 부족했는데, quasi equilibrium 의 기준은 majority carrier 로 판단하는 것입니다. minority carrier 의 농도는 majority carrier 대비 무시가 가능할 정도로 매우 작습니다. 따라서 majority carrier 의 농도가 거의 변하지 않는 상황을 quasi equilibrium 상태라 정의하고, 이 때에 carrier 의 농도를 표현하기 위해 도입하는 개념이 quasi-Fermi level 입니다.
교수님 reverse bias에서 만약 0.026V보다 훨씬 큰 bias(-3V reverse bias같이)를 인가한 소수캐리어분포 profile을 상상해봤는데 각각 음수농도부터 시작해서 양의농도로 수렴하는 곡선이 나오는것이 맞을까여??? bias를 조정하면 곡선모양은 같은상태에서 가파른 정도와 위치만 위아래로 평행이동으로 생각했는데..맞는지 궁금합니다!
강의자료에 이미 reverse bias 일 때의 소수캐리어 분포 그래프와 설명이 있습니다.
강의자료의 분포가 V값을 어떻게 바꿔도 같게 나오는건지 궁금합니다! 계산기로 보통문제에 나오는 -0.5 -1 이런값들을 대입해보면 엄청작아 근사적으로 0으로 나오는데 V를 -0.0001같은값을 넣으면 오히려 -1에 가까워져서..그냥 일반적인 bias에서는 이미지의 profile형태를 띄는것으로 받아들어야할까여??? 감사합니다
@@moonsungm 1. -1에 가까워 졌다는게 무엇을 계산한 것인지 이해되지 않습니다. 2. V=-0.0001 만큼 인가한 것은 그냥 V=0 인 상황이랑 거의 동일 할텐데, 이 상황에 대해 무엇을 궁금해 하는 것인지 모르겠습니다. bias 가 이렇게 작으면, 그 원리가 무엇이 되었든 상관없이, 거의 전류가 흐르지 않게 됩니다.
아아 -1이 아니라 exp(qV/kT)에 V가 0.026보다 작아지게 (-0.002같은V..)넣으면 +1에 근접하게 나와서 이런경우에는 경계면에서 0이 아닌것같아 의문이 생겼습니딘ㅠ
너무 감사합니다. 사실상 이번학기는 교수님과 가장 많은 시간을 보낸것 같습니다. 남은 강의도 맛있게 먹겠습니다!
교수님 좋은 강의 감사드립니다! 한 가지 질문이 있어 글을 남기게 되었습니다. 중성영역에서, Ambipolar transport에 의해 전자와 홀이 하나의 켤레로서 같은 이동도(소수캐리어의 이동도)를 가지고 이동한다고 이해했습니다. 그런데, 서로 다른 부호의 전하를 가진 캐리어가 같은 방향으로 이동하고 있음에도 전류가 형성될 수 있는 이유가 궁금합니다. 예를 들어, PN junction에 일정한 순방향 DC bias가 인가된 정상상태에서, N형 반도체의 중성영역에서의 excess hole 농도분포가 exponential 하게 분포한다고 배웠습니다. 그로 인해 농도 기울기가 생겨 확산 전류가 흐르는데, 이때 N형반도체에 있는 excess 전자도 켤레로서 excess hole과 같은 농도 분포를 갖는다면, (-)전자에 의한 확산 전류와 (+)hole에 의한 확산전류가 서로 상쇄가 되는 것이 아닌가 생각이 들었습니다. 이러한 저의 생각에 오류가 있는 것인지 여쭙고 싶습니다! 감사합니다.
pn접합에서는 ambipolar transport 가 발생하지 않습니다. 그리고 N형반도체의 excess 전자는 무엇을 의미하는 것인지 정확히 이해되지 않습니다.
강의 이해가 너무 잘되요.감사합니다
드디어 mosfet이 뭔지 알게 되었네요. 감격스럽습니다... 감사합니다
취업준비 하는 지금까지도 많은 도움이 되고 저뿐만 아니라 반도체 과목을 수강하는 많은 학생들이 교수님의 강의를 듣고 많은 도움이 됐다고 합니다. 감사합니다.
교수님 좋은 강의 감사드립니다. 다름이 아니라 혹시 Cmos에 대해서는 자세히 안배우는 걸까요? 기초반도체공학 Mosfet 첫강의에서 짧게 언급하시고, 반도체공정 강의 Metalization 바로 다음강의인 Cmos 공정을 듣는게 맞는걸까요?
CMOS 의 어떤 부분(?)을 알고 싶은 것인지 모르겠는데, 이 과목은 단일 소자에서 발생하는 현상에 대해서 배우는 과목입니다. 2개 이상의 트랜지스터가 모여 회로를 구성할 때 발생하는 현상이나 고려해야 할 점들은, 그 내용이 상당히 많기 때문에, 다른 과목(예: 집적회로설계)에서 따로 배웁니다.
교수님 항상 좋은 강의감사드립니다. 혹시 영상에 나온 사진 자료를 사용해도 될까요?
네 상관없습니다.
6:50
교수님 .. 강의들 정말 외우듯이 보고있습니다. 감사합니다. 복받으실거에요 .. 교수님 혹시 14:26 에 나오는 그래프는 어느 논문을 레퍼런스로 가져오신건지 공유가 가능하실까요? 그래프에대해 자세히 읽어보고싶어서요!
@@oqo_tl6of 다른 교재에서 가져온 것인데, 정확히 기억나지는 않습니다. 무엇이 궁금한 것인지 모르겠으나, E-k diagram 그래프에 대해 자세히 알고 싶으면 물리학과의 고체물리 관련 강의나 교재를 찾아서 공부해야 합니다.
교수님 기초반도체공학 강의에서 pn 정션에서 캐리어가 넘어갈 수 있는거처럼 depletion 영역을 넘어갈 수 있다 라고 pinch off 를 설명하셨었는데(혹시 잘못 이해하고 있다면 죄송합니다.) 그렇다면 saturation current는 이전의 설명 말고 이 강의에서 말하는 velocity saturation 으로만 이해하는게 적절할까요?
네 맞습니다. pinch off 는 잘못된 설명인데, 학부 수준에서는 이해하기 쉽기 때문에 배우는 설명입니다. velocity saturation 현상이 gate length 에 따라 다르게 발생하면서 ID saturation 이 발생합니다.
@@DevicePhysics 감사합니다 교수님 그렇다면 velocity saturation 은 Sce는 아닌건가요? 공부하다보니 소자 사이즈가 mean free path 보다 작아지면 velocity overshoot가 발생한다고 배워서요
@Son_in_uk 그건 ballistic transport라고 소자 사이즈가 수 나노급으로 작아졌을때만 발생하는 현상입니다.
@@DevicePhysics 제가 강의를 듣다가 이해가 안된 부분은 이전에 saturation current를 pinch off 로 설명한것이 정확한게 아니고 velocity saturation 으로 설명하는것이 정확하다면, long channel 소자에서의 saturation current도 velocity saturation 으로 설명하는것이 맞을텐데, 그렇다면 velocity saturation 이 short channel effect는 아닌건가? 하는 생각이 들어서 질문하게 되었습니다
@@Son_in_uk short channel effect (SCE) 라는 것에 대해 약간 오해 하는 것 같은데, short channel effect (SCE) 는 말 그대로 Lg 가 짧은 트랜지스터에서 나타나는 현상을 통칭하지만, short channel 에서만 발생하는 현상을 뜻하는 것은 아닙니다. 사실 역사적으로 트랜지스터가 스케일링 되는 과정에서 모르던 물리적 과정을 현상을 하나씩 이해해 나가면서, 초창기(long channel, Lg>1um)에서 몰랐던 새로운 현상들을 한꺼번에 지칭하는 용어입니다. 여기서 long channel 과 short channel 을 구분하는 정확한 경계도 없을 뿐더러, SCE 는 long channel 에서도 발생하는 현상입니다. 다만 long channel 에서는 SCE 가 미약하게 나타나서 그 당시에는 관측하지 못했지만 (혹은 물리적으로 이해하지 못했거나 무시되었지만), 나중에 short channel 에서 두드러지게 효과가 나타나게 되면서 이해하게 된 현상들인 것입니다. 그러므로 어떤 현상이 SCE 인지 아닌지를 따지는 것은 아무런 의미가 없습니다. 그리고 교과서나 제 강의에서 배우는 SCE 들도 현재의 FET에서는 발생하지 않거나 별로 중요하지 않은 것들도 많습니다. 따라서 각각의 SCE 현상의 원인과 결과, 그리고 발생할 수 있는 조건들에 대해서 이해하는 것만이 중요한 것입니다.
교수님 12:05에서 shottky barrier lowering effect가 reverse bias일 때 더 두드러지게 나타난다고 하셨는데, 이유가 외부에서 가해준 E field와 image charge 효과 때문에 생기는 E field가 반대방향으로 나타나기 때문이라고 하셨습니다. 이 부분이 조금 이해가 가지 않습니다. image charge 효과 때문에 배리어가 낮아지는 거는 알겠는데 reverse bias 일 때의 반대방향 E field가 이 효과에 어떤 영향을 주는 것인가요?? 오히려 방향이 반대이기 때문에 E field 가 상쇄되어 효과가 더 안나타나는거 아닌가요?
방향에 부분에 대한 설명은 제가 조금 부정확하게 설명한 것 같습니다. Schottky barrier lowering 현상은 결국 접합에 가해진 E-field 세기에 비례해서 나타납니다. 따라서 reverse bias 상황이 forward bias 상황보다 더 강한 E-field 가 접합에 걸리기 때문에 더 크게 효과가 나타나게 됩니다.
@@DevicePhysics 그렇군요 답변 감사합니다!
안녕하세요 교수님 강의 잘 듣고 있습니다! Vgs가 VT 보다 큰 경우 Vds를 점점 키워주게 되면, 수직 에너지 밴드를 생각해보았을 때, 채널 위치당 에너지 밴드의 변화에 대해 여쭈어볼 내용이 있습니다. 채널이 x=0인 위치는 Vds의 영향은 거의 없을테니 기존 moscap의 strong inversion 에너지 밴드와 동일할 것입니다. 그렇다면 x=Leff 인 가장 드레인쪽 부분에서의 에너지 밴드는 메탈을 기준으로 기판의 에너지밴드 Ec Ev Ei Ef는 모두 상승하고 Efn은 하강하는 건가요? Efn이 더 줄어들어서 Leff에 가까울수록 inversion이 더 힘들어지는 건가요? x=Leff일때 수직 에너지밴드에 대해 설명해주시면 이해에 아주 큰 도움이 될 것 같습니다!!
말로 댓글에서 설명하기 어렵고, mosfet의 3d enegy band 라고 검색하면 많은 이미지들을 찾을 수 있을 것입니다. 그걸 보면 질문의 답을 확인할 수 있습니다.
교수님 좋은 강의 감사합니다. 질문이 하나 있습니다. 10:20에서 x절편이 -Vbi라고 하셨는데, 그래프나 밑의 x-intersection에는 그냥 Vbi라고 나와있는데 -Vbi가 맞지 않나요? 그래프의 위치 상으로도 -Vbi라서 여쭤봅니다.
x절편은 -Vbi 이고, x절편으로부터 Vbi 를 추출할 수 있다는 뜻입니다.
@@DevicePhysics 감사합니다!
질문이 있습니다! ms junction에서 전압이 인가되었을 때 EB =-qV 에 따라 밴드의 움직임이 있는데, 이때에도 metal과 semiconductor의 workfunction은 변하지 않나요? 그림상으로 페르미레벨이 움직이는것처럼 보여서 헷갈립니다. 그림이 페르미 레벨(밴드)의 상대적인 위치만 보여주는 것은 이해했는데.. 전압에 따라 vaccum level을 포함한 밴드 전체가 오르내리거나 휘어진다고 생각하면 맞을까요?
질문의 의미가 정확히 이해되지 않는데, 1. workfunction 은 변하지 않는 상수 입니다. 2. 전압의 정의 자체가 두 지점 사이의 전위차 입니다. 그러니 전압을 걸면 두 지점에 대해 에너지밴드의 상대적인 차이가 발생하게 됩니다.
그렇다면 bias가 인가되었을 때 metal과 semiconductor에서 workfunction(vaccum level과 페르미레벨의 차이),electron affinity는 유지된 채로 두 밴드간의 상대적인 위치만 변화한다고 이해하면 될까요? 답변해주셔서 감사합니다!
네 맞습니다. vacuum level 도 다 같이 휘어집니다.
안녕하세요 교수님 물리전자부터 기초반도체공학까지 완강한 학생입니다. 강의 정말 잘 들었음에 머리 숙여 진심으로 감사드립니다,, 혹시 하나 궁금한게 있는데 finfet이나 gaa mosfet에 대해서 tcad로 한번 다뤄보고 싶은데, 현재 3D mosfet을 다룰수있는 무료 tcad 앱이 구글에 있는지 알 수 있나요? 아무리 찾아봐도 안나와서 질문드려요!
제가 알기로는 없습니다.
교수님~ 저 mosfet channel에서 발생하는 현상을 정성적으로 이해하고싶은데요, 제가 생각한 바로는 high Vg에서 Vg에 더 많은 전압을 가함으로써 절연체의 유전분극이 더 잘되서 채널쪽에 minority carrier인 전자들이 더 dense하게 모여서 Vd의 전압에 의해 deplition region이 채널을 잠식하는데 더 많은 전압이 요구되는건 알것같습니다(pinch off model이 틀리다고 하셨지만 이해하기 편하게 생각했습니다) 근데 왜 Emax가 더 작아지는지 이해가 안가는데 어떤 현상때문에 Emax가 줄어들었는지 알 수 있을까요?
이미 앞에서 quasi-2D model 을 만들면서 정성적인 해석은 따져 보았으니, 수식의 의미를 다시 생각해 보길 바랍니다.
나만 알고 싶은 성호킴 강의였는데, 너무 좋아서 동기들한테 완전 이 강의를 공유하고 있습니다. 근데 문제는 이미 다 알더군요 ^^ 교수님 감사합니당!!
안녕하세요 교수님 schottky barrier lowering현상에 대해 현재 공부하던중 교수님강의를 보면서 많은 도움이 되고있는 중에 몇가지 궁금증이 생겨 질문드리고자 합니다 실제 M-S n형 쇼트키접합을 가정하고 reverse bias상태라면 concduction band의 상황은 이해 갑니다만 Ev와 Ei의 경우 이상적인 접합일때와 동일하게 그려지는 아니면 어떤식으로 변형이 일어나는지가 잘 이해가 안가 질문드립니다 감사합니다!
왜 Ev 와 Ei 가 궁금한 것인지 파악이 안되는데, Ev 는 Ec 를 그대로 따라 가는 것이며, Ei 는 Ec 와 Ev 의 중간이니 마찬가지로 Ec 를 그대로 따라 갑니다.
@@DevicePhysics n형 schottky 에서 schottky barrier lowering을 고려한 전체적인 에너지밴드 다이어그램이 궁금해서 질문했습니다 그러면 Ev와 Ei도 lowering 된 Ec와 같은 그림으로 나타내면 된다는거군요 설명감사합니다!
좋은 강의 감사합니다.
정말 정말 감사히 잘 들었습니다 소중한 지식 나눠주셔서 너무 감사드립니다 어려운 강의라고 생각했는데 이렇게 쉽고 재미있게 들을 수 있을지는 생각도 못 했습니다 이렇게 좋은 강의를 들을 수 있는 교수님의 학생들이 부럽습니다😊
너무너무 재미있게 들었고 감사합니다~~
교수님 친절하게 설명해주신 영상 덕분에 도움이 많이 됐습니다. 감사합니다! 한가지 궁금한게 있는데 혹시 공정 기술이나 설비같은 직무에서도 나중에 실무에서 이러한 반도체 식들을 외우고 사용하게 될까요?
식을 직접 계산해보는 일은 실무에서 전혀 하지 않습니다. 다만 식에 담긴 의미나 변수들 간의 상관관계를 소자를 설계할 때 사용합니다. 따라서 식을 외우는 것은 아무런 의미가 없고, 식이 유도되는 과정이나, 식이 말하고 있는 정성적인 의미를 이해하는 것이 결국 가장 중요합니다.
@ 감사합니다!
진짜 야무지시네
아하 그래서 19:58 에서 정리되는 k 값이 -pi/a<k<pi/a의 1st Brillouin zone을 정의한 느낌이군요. 고체물리에서 다룬 내용과 연관되는 거 같아 신기합니다. 감사합니다!!
안녕하십니까! 교수님 궁금한 점이 있어 댓글 남깁니다. 9:00에서 ms는 쌓이는 것이 없다하셨는데 이전 ms(n type)에서 reverse bias를 인가하면 n-type의 컨덕션밴드가 내려가고 메탈의 전자가 반도체쪽으로 넘어가게 되는데 그렇게 된다면 메탈의 많은 수의 전자가 n타입의 minority캐리어인 홀과 충분한 recombination이 되지못하여 쌓이게 되는 것이 아닌가하는 의문이 생겼는데 이에 제가 한 생각은 일부 전자는 홀에 의해 재결합되지만 나머지 다수의 전자는 컨덕션 밴드의 더 낮은 에너지를 가지는 방향으로 이동하여 전자가 쌓이지 않는다고 생각하였습니다. 혹시 제 해석이 맞는 것인지 궁금하여 질문드립니다. 항상 양질의 강의에 감사드립니다!
여기서는 forward bias 에서 발생하는 diffusion capacitance 에 대한 설명 입니다.