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Sungho Kim
Южная Корея
Добавлен 7 май 2013
넓고 얕은 "반도체 물리" 이야기.
반도체 물리&소자&공정 관련 지식들을 최대한 쉽고 간결하게 전달하는 것을 목표로 합니다.
[물리전자공학] : 고체 내에서 전자의 거동을 이해해보려는 강의입니다.
'기초반도체공학' 강의를 이해하기 위한 준비 과정입니다.
교재 : Semiconductor Physics and Devices (Donald A. Neamen), Chapter 1~6
[기초반도체공학] : 기초 수준의 반도체소자 이론 강의입니다.
pn junction, metal-semiconductor junction, MOS capacitor, MOSFET 에 대해 배웁니다.
교재 : Semiconductor Physics and Devices (Donald A. Neamen), Chapter 7~11
[기초반도체공정] : 기초 수준의 반도체 공정 원리를 이해해보는 강의입니다.
[메모리반도체소자] : SRAM, DRAM, Flash 등 메모리 반도체 소자의 동작 원리에 대해 배웁니다. (아직 강의가 미완성입니다)
[고급소자물리] : 대학원 수준의 반도체소자물리 강의입니다.
'기초반도체공학' 강의 내용보다 심화된 대학원 수준의 MOSFET 이론을 배웁니다.
[반도체소자 측정장비] : 반도체소자의 전기적 특성을 평가하기 위한 여러 측정장비의 사용방법에 대해 다룹니다.
소자 관련 연구를 수행하는 대학원생을 대상으로 하는 강의입니다.
[기초 아두이노] : 아두이노 및 다양한 센서들의 기초적인 사용방법을 배우는 강의입니다.
코코아팹의 지니어스키트 스타터팩을 사용하여 강의를 진행합니다.
[연구실 홈페이지] :
sites.google.com/view/sunghogroup
반도체 물리&소자&공정 관련 지식들을 최대한 쉽고 간결하게 전달하는 것을 목표로 합니다.
[물리전자공학] : 고체 내에서 전자의 거동을 이해해보려는 강의입니다.
'기초반도체공학' 강의를 이해하기 위한 준비 과정입니다.
교재 : Semiconductor Physics and Devices (Donald A. Neamen), Chapter 1~6
[기초반도체공학] : 기초 수준의 반도체소자 이론 강의입니다.
pn junction, metal-semiconductor junction, MOS capacitor, MOSFET 에 대해 배웁니다.
교재 : Semiconductor Physics and Devices (Donald A. Neamen), Chapter 7~11
[기초반도체공정] : 기초 수준의 반도체 공정 원리를 이해해보는 강의입니다.
[메모리반도체소자] : SRAM, DRAM, Flash 등 메모리 반도체 소자의 동작 원리에 대해 배웁니다. (아직 강의가 미완성입니다)
[고급소자물리] : 대학원 수준의 반도체소자물리 강의입니다.
'기초반도체공학' 강의 내용보다 심화된 대학원 수준의 MOSFET 이론을 배웁니다.
[반도체소자 측정장비] : 반도체소자의 전기적 특성을 평가하기 위한 여러 측정장비의 사용방법에 대해 다룹니다.
소자 관련 연구를 수행하는 대학원생을 대상으로 하는 강의입니다.
[기초 아두이노] : 아두이노 및 다양한 센서들의 기초적인 사용방법을 배우는 강의입니다.
코코아팹의 지니어스키트 스타터팩을 사용하여 강의를 진행합니다.
[연구실 홈페이지] :
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[메모리반도체소자|2.5] #SRAM #reliability #HCI #NBTI #PBTI #RIF #soft error #SER
SRAM 의 동작에 문제를 발생시킬 수 있는 몇몇 현상들에 대해 이해해봅니다.
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[메모리반도체소자|2.4] #SRAM #variability #RDF #LER #RTN
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device variability 가 SRAM 동작에 미치는 영향에 대해 알아봅니다.
[메모리반도체소자|2.3] #SRAM #cell size #layout #feature size
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SRAM cell 사이즈를 이해하기 위해, SRAM cell 의 layout 과 feature size 에 대해 알아봅니다.
[메모리반도체소자|2.2] #SRAM #static noise margin #SNM
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SRAM 의 static noise margin (SNM) 에 대해 알아 봅니다.
[메모리반도체소자|2.1] #SRAM #cell operation #read & write
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SRAM 에서 read/write operation 이 수행되는 과정에 대해 알아봅니다.
[메모리반도체소자|1.2] #memory hierarchy #SRAM #DRAM #Flash #emerging memory
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메모리의 계층도를 이해하고, 각각의 메모리가 가지는 장단점에 대해 알아봅니다.
[메모리반도체소자|1.1] #memory chip structure #memory cell array #word line #bit line #sense amplifier
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메모리가 어떻게 구성되는지 전체적인 구조와 함께 각 부분의 역할에 대해 개념적으로 이해해 봅니다.
[메모리반도체소자|0.0] #강의소개
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반도체가 어떻게 데이터를 저장할 수 있는지에 대해 배워보는 '메모리반도체소자' 강의에 대한 소개입니다.
[기초반도체공정|8.2] #CMOS process #high-k #metal gate #spacer #LDD
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지난 강의에 이어서 transistor 를 만드는 공정과정에 대해 이해해봅니다.
[기초반도체공정|8.1] #CMOS process #well #shallow trench isolation
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전체적인 CMOS 공정 flow 에 대해 이해해봅니다. 우선 well 과 STI 를 형성하는 공정과정에 대해 알아봅니다.
[기초반도체공정|7.3] #metallization #silicide
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silicide 무엇인지, 왜 필요한지, 그리고 어떤 과정을 걸쳐 발전해왔는지 이해해봅니다. 그리고 현재의 FinFET 에서는 왜 사용되지 않는지도 알아봅니다.
[기초반도체공정|7.2] #metallization #planarization #Chemical Mechanical Polishing #CMP
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평탄화(planarization)를 위해 사용하는 CMP 공정에 대해 이해해봅니다.
[기초반도체공정|7.1] #metallization #interconnection #junction spike #electromigration #Damascene
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금속 배선 공정(metallization)에 대해 이해하고, Cu Damascene process 에 대해 알아봅니다.
[기초반도체공정|6.4] #deposition #ALD
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ALD(atomic layer deposition) 증착 방식에 대해 알아봅니다.
[기초반도체공정|6.3] #deposition #CVD #LPCVD #PECVD
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Chemical Vapor Deposition (CVD) 증착방식에 대해 이해해봅니다.
[기초반도체공정|6.2] #deposition #sputtering #DC #RF #reactive ion #magnetron
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[기초반도체공정|6.2] #deposition #sputtering #DC #RF #reactive ion #magnetron
[기초반도체공정|6.1] #deposition #evaporation #thermal #e-beam #lift-off process
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[기초반도체공정|5.2] #sheet resistance #four point probe #Kelvin probe #secondary ion mass spectroscopy
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[기초반도체공정|5.1] #doping #diffusion #ion implantation #dose #projected range #channeling #RTA
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[기초반도체공정|4.2] #wet etching #dry etching #ion milling #RIE #Bosch process
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[기초반도체공정|4.1] #etching #etch rate #profile #isotropic #anisotropic #selectivity #bias #uniformity
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[기초반도체공정|3.3] #photoresist #soft bake #alignment #PEB #develop #hard bake #PR strip
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[기초반도체공정|3.2] #photolithography #light source #resolution #critical dimension #DOF
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[기초반도체공정|3.1] #photolithography #전체 공정 요약
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[기초반도체공정|2.3] #oxidation #현재는 안쓰는 이유 #gate oxide scaling #high-k metal gate
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[기초반도체공정|2.2] #oxidation kinetics #Deal-Grove model #oxidation 공정의 수학적 모델 #모델링은 어렵지 않아
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[기초반도체공정|2.2] #oxidation kinetics #Deal-Grove model #oxidation 공정의 수학적 모델 #모델링은 어렵지 않아
[기초반도체공정|2.1] #oxidation #gate insulator #SiO2 #dangling bond #forming gas annealing
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[기초반도체공정|1.4] #RCA clean #megasonic
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[기초반도체공정|1.4] #RCA clean #megasonic
[기초반도체공정|1.3] #cleanroom #contamination #사람이 제일 문제
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[기초반도체공정|1.3] #cleanroom #contamination #사람이 제일 문제
교수님 덕분에 아주 잘 공부하고있습니다. 다음 강의도 올라오면 좋겠지만, 이 강의들만으로도 정말 큰 도움이 됩니다. 감사합니다.
안녕하세요 교수님 좋은 강의 감사드립니다. 저는 한양대학교 학생이고 교수님 강의 덕분에 전공에서 좋은 학점을 받았습니다. 이번에 sk 하이닉스 면접을 보러가게 되어 강의를 복습중인데 혹시 강의 자료 메일로 받을 수 있는지 여쭤보고자 댓글 남깁니다. 감사합니다
강의자료는 수강생들에게만 제공하고 있습니다.
교수님 short diode 18:33 에서 금속 전극이 존재하면, hole이랑 electron 이 둘다 농도가 0이 되나요?? 금속의 성질은 전자를 만나거나 hole을 만나면 어떻게 되는지 설명해주실 수 있을까요..?
@I_am_richest 금속은 [물리전자공학]에서 배웠듯이 밴드갭이 없어 전자와 홀 모두 많은 상태로 간주하면 됩니다. [기초반도체공학|3.1]에 자세한 설명이 있습니다.
안녕하십니까 교수님 강의 정말 유익하게 듣고 있습니다. 다름이 아니라 제가 이제 공부를 시작한 상황이라 전자기학이 미흡합니다. 7:50의 그래프이서 x=0을 기준으로 양쪽 그래프의 넓이가 다른데 왜 다른지 이해가 안되어 댓글남깁니다. 감사합니다.
수식에서 볼 수 있듯이, 그래프의 넓이는 도핑농도에 의해서 결정되기 때문에 경우에 따라 같아질수도 있고 달라질수도 있습니다.
반도체 분야 취업을 준비하고 있는 화학공학과 졸업반 학생입니다. 아는 것은 반도체 공정지식 밖에 없고 전자공학, 소자 물리학에 대한 기초가 없어서 준비하는 기업의 전공면접 기출문제를 대답할 수 없다는 것을 깨달아 이 강의를 보기 시작하였습니다. 이런 양질의 강의 감사합니다. 열심히 듣고 제 것으로 만들어서 취뽀 해버리겠습니다. 감사합니다!
안녕하세요. CAP쪽 유전막을 공부하는 사람입니다. 유전막단 결정 구조에 따라 k값이 달라지고 결정화도가 유전막단에서 중요한 부분을 차지하는데 결정화는 heat 등등을 이용해서 컨트롤이 가능한가요?
질문이 너무 추상적이어서 답하기 어렵습니다. 일반적으로 원래 결정성을 가지고 있는 물질이라면, 고온의 열이나 레이저를 통해 에너지를 가해서 결정성을 회복시킬 수 있습니다. 다만 원래부터 결정구조가 없는 물질이었다면 이러한 방법은 의미가 없습니다.
안녕하세요. 선형 영역에서 Vd(드레인전압)가 증가할 때 전하량q는 어떻게 변하는지 궁금하여 질문드립니다. J=nqv에서, 선형 영역의 경우 Vd가 증가하면 v(속도)가 증가하여 전류가 커진다고 이해하였습니다. 그렇다면 J=nqv에서 전하량 q는 Vd가 증가하는 것에 따라 어떻게 변하게 되나요? 제 생각으론 (Vg-V(각 지점에서의 전압))가 inversion에 관여하는 전압이고, 이 전압이 Vd가 증가하면 각 지점에서의 전압이 증가하여 전체적으로 감소하므로 총 유기되는 전하 q는 감소하는 것으로 생각하였는데 이것이 맞나요? 아니면 saturation 영역에서처럼 Vg만이 q에 영향을 주어 Vd가 증가하더라도 q는 일정하게 유지되나요? 만약 첫번째가 맞다면 J=qvd에서 q는 감소하더라도 v 증가량이 크기때문에 전류는 증가한다고 생각하면 되는 것인가요? 항상 감사합니다.
1. 질문 자체에 오류가 있는데, J=nqv에서 q는 단위전하량입니다. 전체 inversion charge(Qinv) 가 아닙니다. 2. VD가 증가하면 channel potential이 증가하기 때문에 Qinv이 감소하는 것은 맞습니다.
빠른 답변 감사드립니다! 그럼 전체 inversion 전하 Qinv가 감소했으므로 n이 감소한다고 보는 것도 맞는 건가요? 그렇다면 Qinv가 감소했기에 n이 감소한다. 하지만 J=nqv에서 v의 증가가 n의 감소보다 영향이 크기에 J는 결국 증가한다 라고 이해해도 괜찮을까요?
@@user-gl5ml6yw5q 강의에서는 설명 안했는데, 채널 potential의 변화는 대부분 drain 근처에서만 발생합니다. 즉, drain 근처가 아닌 곳에서는 채널 potential의 변화는 크지 않기 때문에, Qinv의 감소를 굳이 고려하지 않아도 됩니다. 그냥 v 가 증가하기 때문에 J 가 증가하게 됩니다.
네 좋은 강의와 친절한 답변 감사드립니다. 항상 좋은 일만 가득하시면 좋겠습니다!
좋은 강의 감사합니다^^
저 상황에서는 자유공간에서는 전자가 +x축 방향으로 모두 동일한 확률로 존재하고 이때 파동방정식의 시간에 대한 해을 결정하는 k는 무수히 많기에 다양한 에너지와 운동량이 무수히 다양하게 존재 하는거군요 이 표현이 혹시 맞을까요?
@@김경원-h3t 그냥 헷갈리는 부분을 구체적으로 질문하길 바랍니다. 어떻게 이해하고 있는지 판단하기 어렵습니다.
교수님 강의진짜 한줄기 빛같아요 유튜브에 이런강의 올려주셔서 넘감사합니다 길가다가 5만원주우시길 바라용
역시 어렵군요... 이번 강의도 잘 들었습니다. 감사합니다.
이번 강의도 감사합니다!
우주선 등 외부 요인에 의한 에러의 영향이 점점 커진다면, 금속으로 쉴딩을 해주면, 상당 부분 막을 수 있지 않을까요?
질문의 의도가 잘 이해되지 않는데, 쉴딩이 필요한 분야라면 쉴딩을 하면 됩니다.
정말 신기하네요 ㅎㅎ 이번 강의도 잘 들었습니다. 감사합니다.
N1, N2 구조가 완전 대칭이고 어떤 기준이 없으면, 00, 11은 존재할 수가 없는 상태에서 01, 10 은 구별이 안되는 사실상 같은 상태여서 아무런 정보를 주지 못할 것 같은데요. N1 상태만 읽겠다 (또는 N2 상태만 읽겠다) 뭐 이런식의 약속이 있는것인지, 약속이 있다면 그 내용은 어디에 포함이 되어 있는지 궁금합니다
강의를 다시 이해해보길 바랍니다. read 동작시, BL 과 BL_bar 의 전압 차이를 sensing 하게 됩니다.
아니 외모가 누가봐도 20대인데 교수님...? 혼란스럽네
SRAM은 집적도 면에서 가장 불리한데, 왜 스케일러빌리티가 굿인가요??
scalability는 집적도랑 다른 개념입니다. 용어 그대로 직역하면 앞으로의 축소가 얼마나 쉬운가를 뜻하는 것입니다. SRAM 은 transistor 로만 구성되기 때문에, transistor 사이즈만 줄이면 SRAM 의 크기도 줄어듭니다. 그러한 의미에서 축소하기가 용이하다는 뜻입니다.
bios 가 ROM에 저장되면, bios 업데이트는 어떻게 가능한지 궁금합니다
요즘 PC 의 bios 는 ROM 에 저장되어 있지 않고 EEPROM 이나 flash 에 저장되어 있기 때문에 업데이트가 가능합니다. ROM 이 사용되는 영역은 거의 없습니다.
이해 안 되는 부분이 있더라도 너무 파고들려고 하지말고 일단은 전체적으로 먼저 들어보려고 합니다. 이번 강의도 잘 들었습니다. 감사합니다.
이번 강의도 잘 들었습니다. 감사합니다.
강의 잘 들었습니다. 감사합니다.
강의 잘 들었습니다. 감사합니다. 그럼 xyz축의 방향은 결정마다 영상에 나온 것 처럼 정해져 있는 건가요?
앞에서 배운 unit cell 이 반복되어 전체 결정면을 만들어낼 수 있는 벡터의 방향으로 축을 정하면 됩니다.
@DevicePhysics 네 감사합니다.
강의 잘 들었습니다. 감사합니다!!
잘 들었습니다. 감사합니다.
엄청나게 유용한 강의네요. 왜 실리콘 대신 하프늄을 쓰고자 하는지, 그리고 그게 기술적으로 도달하기 왜 어려운지, 수소 어닐링을 왜 하는지 한번에 알게 되었어요. 이런 강의를 마음껏 들을 수 있다는 것이 너무 감사합니다!
이런 좋은 강의 영상을 무료로 올려주셔서 정말 감사합니다. 교수님 강의 목록에 있는 [물리전자공학-기초반도체공학]과 전자회로의 공부 순서가 어떻게 되는지 알려주실 수 있을까요? 회로이론만 어느정도 공부한 상태인데 그 다음으로 전자회로를 먼저 보는 게 맞는지, [물리전자공학-기초반도체공학]을 먼저 보는 게 맞는지 궁금합니다.
@@라면-f3i 전자회로 지식은 본 강의를 이해하는데 거의 필요하지 않습니다. 그보다는 일반물리학에서 전자기학 파트는 어느정도는 이해하고 있는것이 필요합니다.
@@DevicePhysics 감사합니다!!
안녕하세요 교수님 혹시 해당 자료가 어디 출처인지 알 수 있을까요? 혹시 교재나 레퍼런스를 알고 싶습니다. 저 혼자 velocity seturation model이 단순 pinch off model과 뭐가 다른지 알아보고 싶어서 이렇게 댓글 남깁니다.
@@반소-o1p 강의 첫 소개 영상에 참고한 교재들이 나와 있습니다.
교수님 안녕하세요. 좋은 강의 잘 수강하고 있습니다. 질문이 있어서 질문 남깁니다. Channel length modulation에 대해서 설명하신 것을, Vd가 증가하면서 depletion영역의 길이가 늘어나고, 그만큼 channel의 길이가 줄어들기 때문에, 전류가 증가한다고 이해하였습니다. 그런데 채널의 길이가 줄어들면서 전류가 증가하는 것은, 저항이 작아지기 때문에 전류가 증가하는 것이라 생각이 듭니다. 그럼 위와 같이 depletion 영역이 늘어나면 오히려 저항이 높은 depletion 영역을 전자가 이동해야 하기 때문에 전류가 줄어들어야 하는 것이 아닌가? 라는 생각이 듭니다. 어짜피 전자가 이동해야 하는 경로는 채널 + depletion 영역이라고 생각이 들어서요. 제가 잘못 생각한 부분 지적해주시면 감사하겠습니다!
channel length modulation 은 pinch off 시점 이후에 왜 drain current 가 계속 증가하는지에 대한 이유입니다. 이전 강의에서 설명하였듯이, pinch off 시점 이후에도 depletion region 내에 생성되는 강한 전기장에 끌려 채널의 전자가 이동하기 때문에, 애초에 depletion region 이 큰 저항과 같은 역할을 하는 것이 아닙니다. 저항과 같은 역할을 했다면 drain 전류가 pinch off 시점 이후에 아예 흐르지 않을 것입니다.
교수님 강의 너무 잘들었습니다! 현직자 말로는 최근 IIP 공정에서도 PR 마스크가 아닌 Hard Mask를 사용하는 추세라고 하셨는데, 교수님께서도 알고 계시면 좋을 것 같아 정보 공유합니다ㅎㅎ 늘 감사합니다:)
교수님 사랑합니다...
교수님 사랑합니다..
안녕하세요 교수님. 좋은 강의 감사드립니다. 기본적인 개념에서 헷갈리는게 있어 질문드립니다. p-type에는 전자가 거의 없고, n-type 반도체에는 매우 많은 전자가 존재합니다. 따라서 pn jucntion에서 reverse bias를 인가하게 될 경우, p-type에서 n-type 쪽으로 오는 전자는 존재하지만 그 수가 상대적으로 적기 때문에 무시가 가능합니다. 하지만, n-type 영역에 존재하는 수많은 전자가 + 전압을 인가한 contact쪽으로 이동하면서 높은 전류가 생성되어야 할 것 같습니다. 그렇지 않은 이유를 조금 알려주실 수 있을까요?
전하의 극성에 따른 정전기적 인력만 생각해서 혼동이 오는 것입니다. 1) 전자를 이동하게 만드는 힘은 전기장에 의한 것입니다. 즉, 전위차가 발생하면, 전기장이 형성되고, F=qE 만큼의 힘을 받아 전자가 이동하는 것입니다. 2) pn 접합에서는, 외부에서 걸어준 대부분의 전압은 depletion region 에만 걸립니다. 즉 나머지 영역에서는 전위차가 거의 없으며, 따라서 전기장도 거의 없습니다. 3) 그렇기 때문에 reverse bias 상황에서, n-type 쪽의 전자들(depletion region 이 아닌 영역)은 전기장이 거의 없기 때문에, 전원의 (+)극쪽으로 이동할 수 없습니다. 즉, 전자를 이동시키는 힘을 만들어내는 전기장이 없습니다. 4) 반대로 p-type 쪽의 minority carrier 인 전자들은, depletion region 에 걸리는 전기장을 통해 힘을 받을 수 있기 때문에, n-type 쪽으로 이동할 수 있고, 결과적으로 전류를 만들어 낼 수 있습니다. 따라서 reverse bias 에서는 minority carrier 들이 만드는 작은 전류만 흐르게 됩니다.
교수님 사랑합니다...
양질의 강의 감사합니다 교수님. 그런데 10분47초에 나오는 전위에대한 식은 저게 맞나요? Xp랑Xn은 변수가 아니라 적분상수를 구할 때 썻던 상수가 아닌가요??
질문이 무슨 뜻인지 이해가 안됩니다. 전위에 대학 식에는 오류가 없습니다.
안녕하세요 교수님, 혹시 이 영상에서 활용하셨던 교재 이름을 알 수 있을까요?
@@user-iv1qh7ou6b 이 강의는 특별히 참고한 교재는 없습니다. 그냥 주제에 따라 개별적으로 자료를 조사해서 만든 강의자료입니다.
헉 제가 내일 면접 보는 학과 교수님이시네요!!! 이런 양질의 수업 내년에도 들을수있도록 노력하겠습니다❤️
@@xmmzmao89 강의에서 만나길 바랍니다!
@ 교수님 수업 내년에 들을 수 있게 되었어요ㅜㅜ 생기부 쓸 때랑 면접 준비할때 진짜 도움 많이 받았습니다 감사합니다!!
교수님, 다른 계정으로 댓글 남깁니다. 이번년 초, 반도체의 기초학문부터 막혀서 교수님 유튜브 영상을 보고 공부했는데 그때도 이해를 못 해서 현재 다니는 학교를 자퇴하고싶다라는 하소연을 남겼습니다. 교수님께선 본인 학부시절을 말씀 해주시면서 격려해주셨습니다. 비록 현재까지도 성적은 좋지 않지만, 남들도 어렵다는 생각으로 열심히 하고있고 최근엔 저희 학교의 박막증착 랩실로 학부연구생 지원까지 했습니다. 감사드립니다..
@@홍-e8b 화이팅입니다. 인생은 길고 세상에 할 수 있는 일은 많습니다.
안녕하십니까 교수님 혹시 원자층 식각인 ALE공정도 추후에 업로드 해주시나요??
강의에 없는 공정들은 제가 경험을 못해본 공정이라 잘 몰라 제외를 한 것들이어서, 앞으로도 추가할 계획은 없습니다.
교수님 안녕하세요. 항상 강의 잘 듣고 있습니다. 다름이 아니라, 에너지 밴드를 그려보는 과정에서 궁금한 점이 생겨 질문드립니다. 기판에 역전압을 인가하게 되면 가해준 역전압만큼 bulk의 에너지 밴드가 상승하기 때문에, 에너지 밴드 다이어그램을 그리게 되면 gate의 페르미 준위와 Efp의 차이는 Vg + VR이 되는 것이 맞는지 궁금하여 질문 드립니다. 감사합니다.
그리고 Efn과 gate의 페르미 준위 차이가 eVg가 될 것이라 생각했습니다!
강의자료에 이미 에너지밴드 다이어그램이 그려져 있습니다.
@@DevicePhysics gate도 포함하여 에너지 밴드를 확인하고 싶었습니다! 그런데, 기판에 역전압을 가했을 때 기판의 Efp와 게이트 페르미 준위가 기존보다 VR만큼 추가로 차이가 나는 것이 맞는지 알고 싶었습니다 ㅎㅎ
@@김윤호-k5b 소스와 드레인 사이에 채널이 형성되면, channel potential이 존재하기 때문에 게이트와 단순히 VR만큼 차이나지 않습니다. 즉, 조건에 따라 달라집니다.
안녕하세요 교수님, 항상 좋은 강의 감사합니다. 다름이 아니라 interface trap charge를 공부하던 중 궁금한 점이 생겨 질문 드립니다. Threshold voltage에서 low f와 high f의 capacitance 차이가 나는 이유가 Vth를 기점으로 inversion charge가 생기는 것이 아니라 weak inversion부터 미약하게나마 조금씩 inversion charge가 capacitance에 기여하기 때문이라고 이해했습니다. 따라서 Vth에서 high f는 (1/C) = (1/Ci) + (1/Cdmin)이고, low f는 (1/C) = (1/Ci) + (1/2*Cdmin)이 된다고 이해했습니다. Strong inversion point에선 depletion charge와 inversion charge가 같다고 생각했기 때문입니다. 하지만 전공서적을 보다가 Cit (Capacitance of fast interface state)의 식을 확인할 수 있었는데 다음과 같았습니다. Cit = ( (Clf * Ci) / (Ci - Clf) ) - ( (Chf * Ci) / (Ci - Chf) ) 여기서 'Clf'와 'Chf'는 threshold voltage에서의 각각 'low f의 Capacitance'와 'high f의 Capacitance'입니다. 이 식은 Clf가 Ci와 (Cit + Cdmin)과 직렬연결일 때 가능한 식인데, Clf는 제가 위에서 말씀드린 내용에 따라 Ci와 (Cit + 2Cdmin)의 직렬연결이어야 하지 않을까라는 생각이 드려 질문드립니다.
high f는 (1/C) = (1/Ci) + (1/Cdmin)이고, low f는 (1/C) = (1/Ci) + (1/2*Cdmin) 이 식은 어디서 나온 식인가요? Ci 는 무엇이고 Cdmin은 무엇인가요?
@@DevicePhysics Ci는 oxide capacitance, Cdmin은 max depletion width일 때 depletion capacitance입니다.
@@DevicePhysics Threshold voltage point에서 capacitance를 말씀드린겁니다!!
@@남하림-o5f low f 에서는 왜 (1/C) = (1/Ci) + (1/2*Cdmin) 인가요? (1/2*Cdmin) 항이 왜 붙은 것인가요?
@@DevicePhysics 전공서적에 실제상황에선 lf의 C가 Vth에서 Cmin이 아닌 이유는 depletion상황에서부터 inversion charge가 점점 존재하게 되고 Threshold voltage point에서 depletion charge와 inversion charge가 동일해진다고 나와있었습니다. 이를 이유로 Vth point에서 low frequency의 Capacitance값이 위와 같다고 생각했습니다.
안녕하세요 교수님 질문이 있습니다. 일함수는 고정된 값이라고 하셨는데 메탈값은 이미 도핑이 많이되어 전류가 잘 흐를수 있는 상태로 보면, 일함수(E0-EF)가 변하지 않지만, si쪽은 도핑농도에 따라 EF가 달라지니까 E0-EF가 달라져서 고정값이 아니라고 볼 수 있지 않나요? 감사합니다.
질문의 의미가 잘 파악되지 않는데, Si 의 일함수는 도핑농도의 함수가 맞습니다.
진짜 반도체과목 전국 goat.. 오늘도 구제받고 갑니다
교수님 안녕하십니까 강의 잘 듣고 있습니다:) 1. RIE 방식에서 Ion 으로 먼저 물리적 반응을 통해 분자 간 결합을 약하게 한 후 Radical로 화학적 반응을 일으키는 건지, 아니면 Radical을 통해 화학적 반응을 먼저 한 후, 결합이 약해진 부분을 Ion으로 강하게 때려박는건지 순서가 궁금합니다! 2. Deep RIE 방식 말고 일반 RIE 방식에서도 측벽에 passivation film을 증착해서 진행하는 걸로 아는데, 이러면 Deep RIE 방식과 원리가 비슷하여 Deep RIE를 사용할 이유가 없다고 생각했습니다.. AR이 높아질수록 안쪽까지 passivation film을 증착하는 것이 힘드니, Deep RIE 방식을 사용한다고 이해해도 될까요?
아니면 AR이 큰 소자에서는 Passivation Film이 오히려 Blocking Mask 역할을 해버려서 Etch Rate가 낮아져서 Deep RIE를 사용한다고 봐야할까요?
1. 강의자료에 이미 적혀 있습니다. 2. 일반 RIE 에서는 passiviation 을 하지 않습니다.
@@DevicePhysics 감사합니다!!
교수님, 22:11 에서 p가 Acceptor 이온 넣어준 만큼의 농도라고 하셨는데 그래프에서 왜 음수로 나와있는지 궁금합니다. 농도를 나타내는 건데 p가 Acceptor 만큼 위로 양수 범위로 나타나야 하는 것 아닌가요?
양수가 맞습니다. 제가 자료를 실수한 것입니다.
@@DevicePhysics 답변 감사합니다!
안녕하세요 교수님. 항상 좋은 강의 감사드립니다. p-type에서 np<ni^2일때의 에너지 밴드 다이어그램이 궁금하여 np<ni^2 상태이니 과잉캐리어를 음수로 잡고 계산을 해보았습니다. 그려보니 위에서부터 Ec-Ei-Efp-Ef-Efn-Ev 순서로 그려졌는데 Efp가 Efn보다 높게 나올 수가 있나요? 또 이런식으로 과잉캐리어를 음수로 잡고 확인하는 게 옳은 방법인지 궁금합니다!
무슨 조건으로 계산한 것인지 알 수 없으니 답변할 수 없습니다. quasi-equilibrium 상태가 맞는 조건인지 확인해보길 바랍니다.
@@DevicePhysicsPo=10^15, No=10^5 인 상태에서 과잉캐리어 농도를 -0.5x10^5 로 잡고 풀었고, 그 결과 np<ni^2 이 되는 거도 확인했습니다 (과잉캐리어 크기를 minority carrier인 No보다 큰 값으로 잡으면 로그 계산이 불가능해서 위와 같이 가정하고 계산해봤습니다)
@@user-lw5bb9ol4v Efp가 Efn 보다 높으면 안되는 이유가 있나요? 강의자료 식에서 볼 수 있듯이, 비평형 상태에서는 둘은 서로 아무런 관계가 없습니다.
안녕하세요 교수님, 강의를 잘 듣고 있는 대학생입니다. 다름이 아니라 수업 내용 관련하여 궁금한 점이 있어 댓글 남깁니다. 2:45 에 영상을 보면 이차 방정식의 해를 통하여 n0 값을 구할 수 있는 건 이해하였습니다. 그러나 왜 (-)근은 사용하지 않는지 궁금하여 댓글 남깁니다. 항상 행복하세요!!
농도가 음수가 되면 안되겠죠.
@@DevicePhysics 아 이해하였습니다. 감사합니다!! 좋은 주말 보내세요!
강의 처음 들었는데 너무 깔끔하고 좋네요. 감사합니다~
안녕하세요 교수님. 좋은 강의 감사드립니다! DOS 수식 유도 내용 중 질문이 있어 댓글 남깁니다. 1. 4페이지의 1)번에서 왜 infinite potential well을 가정하는 것인가요? 캐리어는 반도체 내에서 자유롭게 이동할 수 있다고 생각해야 하는 것이 아닌지 궁금합니다. 2. 6페이지의 11)번에서 k-space를 왜 구형으로 상정하는 것인지 궁금합니다. 5페이지의 그림처럼 현재 실공간에서 a의 변 길이를 가지는 정육면체 공간에 대해 DOS를 구하고 있으니 역공간에서 pi/a의 변 길이를 가지는 정육면체 형태의 k-space를 고려해야하는 것 아닌가요?
두 질문 모두, 수식을 유도하는 근본적인 이유를 잘못 이해하고 있기 때문에 발생한 질문입니다. 강의에 모두 이미 설명한 내용이니 강의 영상을 다시 이해해보길 바랍니다.
@@DevicePhysics 답변 감사드립니다 교수님! 첫 번째 질문의 답을 캐리어가 자유롭게 움직일 수 있는 공간이 각각 하나의 에너지 상태를 가질 수 있는 변 길이 a인 정육면체 공간으로 나누어져있다고 설명해도 무방할까요?? 두 번째 질문은 3차원 공간에서 원점으로부터 거리 k 값이 주어지면 구형 공간이 생성되는 것이고, 이 부피를 앞선 유도에서 구한 하나의 에너지 상태를 가지는 부피로 나누어 k 값 당 에너지 상태 갯수를 구하는 것으로 이해했습니다.
둘다 부정확합니다. 댓글만으로는 어떻게 이해하고 있는것인지 파악하기 어렵습니다.
진짜 너무 감사합니다…. 유튜브로 이런 강의 들을수 있는게 너무 행운인거 같아요
교수님 없었으면 졸업못했을거예요🥰