안녕하세요. CMOS 관련 공부 중 여쭤볼게 있어서 이렇게 질문드리게되었습니다. CMOS를 이용하여 버퍼를 제작하였는데, VDD에 안정한 5V가 아닌 그이상의 과전압을 넣게 되었을 시 PMOS와 CMOS가 고장이 나는데, 과전압에 따라 PMOS와 CMOS가 Open이 나는 것인지 Short가 나는 것인지 확실하게 정해지나요? 또한 VDD에는 과전압이 흐르고 Gate가 GND로 연결되어있다면 VDD는 Vg로 흘러갈 수 있나요? 알려주시면 감사드리겠습니다. ㅠㅠ
질문에 적은 정보 만으로는 답변할수 있는것이 아무것도 없습니다. 버퍼를 어떻게 구성한 것인지, 사용한 트랜지스터의 스펙이 무엇인지, 과전압을 어떤 전극에 인가하는 상황인지를 구체적으로 알아야 합니다. 1. 트랜지스터의 data sheet 에서 정해놓은 전압구간 이상의 전압을 인가하면 당연히 안됩니다. 2. 일반적으로 과전압을 드레인에 인가하면, 소자가 short 되지는 않고, 서서히 stress 를 받기 때문에 소자의 특성이 시간이 지나면서 바뀌게 됩니다. 반대로 게이트에 과전압이 인가되면 gate insulator 가 breakdown 되면서 open 되듯이 소자가 망가질 수 있습니다. 3. 게이트와 드레인이 short 될 가능성은 있는데, 매우 큰 전압에서나 가능한 상황입니다. data sheet 에 breakdown 전압이 어느정도인지 확인하면 됩니다.
좋은 강의 잘 들었습니다!!! 질문이 있습니다!! Q1. 02:09와 같이 단지 'CMOS 공정 flow'라고하면 'CMOS inverter 공정 flow'를 의미하나요? Q2. 11:25에서 twin well이 일반적이라 하셨는데 장단점을 알 수 있을까요?(어차피 p sub인데 p well까지 굳이 만들면 공정 step이 늘어나서 안 좋은거 아닌가라는 생각이 들어서요!) 감사합니다!!!
1. 2분9초가 맞나요? 아무튼 여기서 설명하는 CMOS 공정은 인버터에만 적용되는 것은 아닙니다. 그냥 일반적인 CMOS 공정입니다. 2. NMOS 의 소자의 성능도 디테일하게 조절하려면 p well 을 만들어서 만드는것이 유리합니다. twin well 의 장단점은 인터넷에 검색해보면 쉽게 찾을 수 있습니다.
교수님 강의랑 무관한 질문이지만 궁금한 부분이 있어 질문드립니다... MOSFET 동작모드중 enhancement mode와 depletion mode가 있는 것으로 알고 있습니다. 학교 수업에서 NMOS제작을 할 때 enhancement mode를 만들기 위해 Boron을 doping한다고 되어있는데 각 모드를 제작하기 위해서 어떤 공정 과정을 진행하는지 궁금합니다!
1. boron 을 도핑한다고 enhancement mode 가 되는 것은 아닙니다. 이미 [기초반도체공학] 강의에서 배웠듯이 VT 는 여러가지 파라미터들의 조합에 의해 결정됩니다. 2. VT 를 결정하는 파라미터가 여러가지이기 때문에 한가지 공정만으로 모드를 정할 수 없습니다. 즉, 질문한 문제는 수많은 경우의 수가 있는 문제입니다.
안녕하세요 교수님 CMOS공정을 공부하면서 궁금한 것이 있어 이렇게 질문 드립니다. well부분에 도핑농도가 더 높은 부분을 즉 N WELL에서는 N+, P타입 기판에서의 P+를 확인하였는데 CMOS 배울때는 이 부부분이 존재하지 않았는데 왜 공정상에서 이부분을 만들어줘야 되는지 이유가 궁급합니다!!!
@@DevicePhysics 제가 알기론 isolation절연막은 폭 높이 밀도가 커야 물리적 전기적 분리를 잘해주는데 sti특성상 cvd로 트렌치에 채워주는것이기에 산화로 형성한것보다 밀도가 부족하므로 산화를 먼저하고 cvd로 채워주면 밀도가 조금 더커질거같다는 생각이 들었습니다.....
소자와 소자 사이를 절연하는 방법으로 예전에는 LOCOS 를 사용하였고, 이 절연층 밑에 누설전류를 막으려고 도핑하는 것이 channel stop implantation 입니다. 구글에서 검색해보면 그림들을 쉽게 찾을 수 있을 겁니다. 요즘은 STI 를 이용하기 때문에 굳이 channel stop implantation 을 하지 않습니다.
![[기초반도체공정|8.2] #CMOS process #high-k #metal gate #spacer #LDD](http://i.ytimg.com/vi/5VhoQdp8ijI/mqdefault.jpg)
![[기초반도체공정|8.2] #CMOS process #high-k #metal gate #spacer #LDD](/img/tr.png)
![[기초반도체공학|5.1] MOSFET : #정성적해석 #동작원리 #수식없이 #NMOS #PMOS](http://i.ytimg.com/vi/AYXYFxT7ayo/mqdefault.jpg)
정말 감사합니다 과학고등학교 학생인데 영어를 못해서 한국어로 된 자료를 찾다가 이 강의를 보게되었는데 많이 도움이 되었습니다
물리학 석사 졸업 후 반도체 소자 직무 지원하고 있는데 좋은 강의 발견하여 많은 도움 되었습니다. 감사합니다.
안녕하세요. CMOS 관련 공부 중 여쭤볼게 있어서 이렇게 질문드리게되었습니다. CMOS를 이용하여 버퍼를 제작하였는데, VDD에 안정한 5V가 아닌 그이상의 과전압을 넣게 되었을 시 PMOS와 CMOS가 고장이 나는데, 과전압에 따라 PMOS와 CMOS가 Open이 나는 것인지 Short가 나는 것인지 확실하게 정해지나요? 또한 VDD에는 과전압이 흐르고 Gate가 GND로 연결되어있다면 VDD는 Vg로 흘러갈 수 있나요? 알려주시면 감사드리겠습니다. ㅠㅠ
질문에 적은 정보 만으로는 답변할수 있는것이 아무것도 없습니다. 버퍼를 어떻게 구성한 것인지, 사용한 트랜지스터의 스펙이 무엇인지, 과전압을 어떤 전극에 인가하는 상황인지를 구체적으로 알아야 합니다.
1. 트랜지스터의 data sheet 에서 정해놓은 전압구간 이상의 전압을 인가하면 당연히 안됩니다.
2. 일반적으로 과전압을 드레인에 인가하면, 소자가 short 되지는 않고, 서서히 stress 를 받기 때문에 소자의 특성이 시간이 지나면서 바뀌게 됩니다.
반대로 게이트에 과전압이 인가되면 gate insulator 가 breakdown 되면서 open 되듯이 소자가 망가질 수 있습니다.
3. 게이트와 드레인이 short 될 가능성은 있는데, 매우 큰 전압에서나 가능한 상황입니다. data sheet 에 breakdown 전압이 어느정도인지 확인하면 됩니다.
좋은 강의 잘 들었습니다!!! 질문이 있습니다!!
Q1.
02:09와 같이 단지 'CMOS 공정 flow'라고하면 'CMOS inverter 공정 flow'를 의미하나요?
Q2.
11:25에서 twin well이 일반적이라 하셨는데 장단점을 알 수 있을까요?(어차피 p sub인데 p well까지 굳이 만들면 공정 step이 늘어나서 안 좋은거 아닌가라는 생각이 들어서요!)
감사합니다!!!
1. 2분9초가 맞나요? 아무튼 여기서 설명하는 CMOS 공정은 인버터에만 적용되는 것은 아닙니다. 그냥 일반적인 CMOS 공정입니다.
2. NMOS 의 소자의 성능도 디테일하게 조절하려면 p well 을 만들어서 만드는것이 유리합니다. twin well 의 장단점은 인터넷에 검색해보면 쉽게 찾을 수 있습니다.
@@DevicePhysics 답변 감사합니다!!!
교수님 강의랑 무관한 질문이지만 궁금한 부분이 있어 질문드립니다... MOSFET 동작모드중 enhancement mode와 depletion mode가 있는 것으로 알고 있습니다. 학교 수업에서 NMOS제작을 할 때 enhancement mode를 만들기 위해 Boron을 doping한다고 되어있는데 각 모드를 제작하기 위해서 어떤 공정 과정을 진행하는지 궁금합니다!
1. boron 을 도핑한다고 enhancement mode 가 되는 것은 아닙니다. 이미 [기초반도체공학] 강의에서 배웠듯이 VT 는 여러가지 파라미터들의 조합에 의해 결정됩니다.
2. VT 를 결정하는 파라미터가 여러가지이기 때문에 한가지 공정만으로 모드를 정할 수 없습니다. 즉, 질문한 문제는 수많은 경우의 수가 있는 문제입니다.
@@DevicePhysics 감사합니다 교수님!
교수님 질문있습니다. CMOS가 아닌 NMOS에서도 sti를 사용하나요? IGZO TFT의 경우 CMOS가 불가능한데 STI가 사용되는지 궁금합니다
STI 는 소자와 소자 사이를 전기적으로 절연하기 위해 형성해주는 영역입니다. 꼭 CMOS 를 만들기 위해 형성하는 영역이 아닙니다.
@@DevicePhysics 감사합니다!
안녕하세요 교수님 CMOS공정을 공부하면서 궁금한 것이 있어 이렇게 질문 드립니다. well부분에 도핑농도가 더 높은 부분을 즉 N WELL에서는 N+, P타입 기판에서의 P+를 확인하였는데 CMOS 배울때는 이 부부분이 존재하지 않았는데 왜 공정상에서 이부분을 만들어줘야 되는지 이유가 궁급합니다!!!
질문이 정확히 무슨뜻인지 모르겠습니다. n-well 에 n+ 로 더 높게 도핑(?)한다는게 무슨 뜻인가요?
9분 57초쯤에 n-well 부분에서 n+도핑한 부분을 말한것 입니다!
@@김다훈-s9f9분57초에는 n well을 설명한 부분이 없습니다.
@@DevicePhysics 교수님 죄송합니다 제가 설명이 부족한것 같습니다. 9분 57초 위 그림에서 보라색깔의 n-well안에 n+와 p+가 존재합니다 PMOS를 사용하였기에 p+로 도핑한것은 이해가 되지만 n+부분은 또 그반대쪽의 p+부분은 어떤역할을 하는지 궁금합니다.
@@김다훈-s9fbody 전극과 ohmic contact 을 만들기위해 도핑을 한 영역입니다.
5:37 지점 그림 n well에 n+를 넣은 이유가 궁금합니다. 이 부분이 이해가 잘 안가네요.
body 전극을 연결할 때 ohmic contact을 형성하기 위함 입니다.
@@oo5609 ohmic contact 이 어떤 특성을 가지는지 알고 있다면 답은 그냥 알 수 있습니다.
안녕하세요 교수님, 질문이 있습니다.
Sti를 cvd로 만들기전에 라이너옥시데이션을 진행하는데 라이너옥시데이션을 하지 않았을때 보다 sti 절연막의 밀도를 더 상승시키는 효과는 없을까요??
왜 그렇게 생각하는 것인가요?
@@DevicePhysics 제가 알기론 isolation절연막은 폭 높이 밀도가 커야 물리적 전기적 분리를 잘해주는데 sti특성상 cvd로 트렌치에 채워주는것이기에 산화로 형성한것보다 밀도가 부족하므로 산화를 먼저하고 cvd로 채워주면 밀도가 조금 더커질거같다는 생각이 들었습니다.....
@@user-iu5jp8oc2c oxidation 을 통해 형성된 라이너가 CVD 로 증착한 oxide 의 밀도에 영향을 미칠 것이란 이야기인가요?
@@DevicePhysics 네
@@DevicePhysics 네
교수님 학교 자료 NMOS공정 과정중 Channel stop implant과정이 있는데 혹시 이것이 무엇인지 알려주실 수 있으신가요?
소자와 소자 사이를 절연하는 방법으로 예전에는 LOCOS 를 사용하였고, 이 절연층 밑에 누설전류를 막으려고 도핑하는 것이 channel stop implantation 입니다.
구글에서 검색해보면 그림들을 쉽게 찾을 수 있을 겁니다.
요즘은 STI 를 이용하기 때문에 굳이 channel stop implantation 을 하지 않습니다.