"그러면 enhancement mode가 작은 전압만 가해도 mosfet을 작동하게 만들겠네요??" --> 작은 전압을 인가해야 할지, 큰 전압을 인가해야할지는 정해진것이 아닙니다. 전압을 인가하지 않았을 때 off 상태이면 enhancement mode FET 인 것입니다.
안녕하세요 교수님 좋은 강의 항상 감사드립니다. 한 가지 제가 잘못 이해한 부분이 있어서 질문드립니다. 8분 53초쯤에서 p type 정공들이 source로 이동을 할 때 역시 에너지 장벽에 막힌다고 하셨는데 Drain에서 양의전압을 인가하니, drain쪽 밴드는 아래로가서 에너지장벽의 크기를 높이고 Source에는 0v이지만 상대적으로 음의전압이 인가되어서 밴드가 위로가서 p type쪽과 source쪽에 에너지장벽 크기가 줄게되고 양의전압Vd에 의해 형성된 전기장에의해 충분히 source쪽 에너지장벽을 p type accumulation 된 정공들이 넘어서 전류가 흐를거 같다고 생각이듭니다. 요약하자면 Vd>0, Vs=0(source 전압) Drain 에너지밴드 아래로 더 휨>>에너지 장벽 크기 증가 Source 에너지밴드 위로 더 휨>>에너지 장벽 크기 감소 >>Vd로 인한 전기장으로 p type 정공들이 낮아진 source 장벽 통과 어느 부분이 잘못된건가요?
어떻게 밴드를 이해하고 있는 것인지 적은 글만 봐서는 이해가 잘 안되네요. 아무튼 게이트 전압이 현재 음의 전압이기 때문에, 채널영역(p-type Si) 쪽이 상대적으로 source/drain 보다 밴드가 더 위쪽에 있기 때문에 채널에 있는 홀의 입장에서는 source 쪽이나 drain 쪽이나 전부 에너지 장벽에 막히게 됩니다.
교수님 안녕하세요 8:20 동작모드에 대해서 질문이 있습니다. 1) Vg < Vfb 일때 확산전류에 의해서 공핍층은 형성되지 않나요? 2) Vg >> Vt 일때 공핍층도 같이 존재한다고 하셨는데 채널 내 전체적으로 공핍될 만큼 더 커지지 않는 이유는 무엇인가요? 위 부분에 대해 이해가 가지않아 질문드립니다.
두 질문 모두 이어지는 강의들을 계속 보면 이해가 되실 겁니다. 1) accumulation mode 에서 depletion region 은 형성되지 않습니다. 간단하게 이해해보자면, Si substrate 쪽에서 hole 이 majority carrier 인 상황이므로 hole 이 모든 영역에서 매우 많은 상황이기 때문에, 게이트전압에 의해 일부의 hole 들이 Si/SiO2 경계쪽으로 끌려온다 하더라도, 어딘가에 hole 이 완전히 사라지는 (공핍되는) 영역은 생성되지 않게 됩니다. 2) 채널이 공핍된다라는 말이 정확히 어떤 의미인지 모르겠습니다. 채널의 의미를 오해한 것으로 추측됩니다. 먼저 depletion region 이 생긴 이후에, 게이트 전압이 양의 방향으로 점점 더 커지면, Si/SiO2 경계면 근처 (부피를 무시할 수 있을 정도로) 매우 좁은 영역에서 전자들이 모여 채널을 형성하게 됩니다. 따라서 depletion region 이 형성되고, 그 다음에 채널이 형성되는 것이며, 이 둘의 형성은 서로 다른 물리적 현상에 의해 독립적으로 이루어집니다.
안녕하세요 교수님 유익한 강의 감사드립니다 한가지 질문이 있어서 댓글 남깁니다. Mosfet이아닌 유리기판위에 증착을 하여 tft를 만들때는 layer가 accumulation에서 동작할 수있도록 설계하는 것으로 알고 있습니다. Mosfet에서는 inversion에서 동작시키고 tft에서는 accumulation에서 동작시키는 특별한 이유가 있을까요??
이 질문의 답은 여러가지인데, 어떤 물질을 TFT 의 채널로 쓰는지에 따라서 답이 달라집니다. 따라서 딱 정해진 정답이 있는 것이 아닙니다. 1. 몇몇 물질들은 inversion 층을 만들기가 어려운 물질들이 있습니다. 그럴때는 어쩔수 없이 accumulation mode 를 사용합니다. 2. inversion mode 로 동작시키려면 source/drain 과 junction 을 형성해야 하는데, 물질에 따라 junction 을 만들기 곤란한 것들이 있습니다. 이럴때에도 어쩔수 없이 accumulation mode 로 동작시킵니다. 3. accumulation 층은 inversion 층보다 더 빠르게 형성할 수 있기 때문에, TFT 의 speed 가 중요한 경우 accumulation mode 동작이 유리할 때도 있습니다. 4. inversion mode 로 동작시킬 때 보다 Vt 가 일반적으로 낮아집니다. 따라서 저전력으로 동작시킬 필요가 있을 경우 accumulation mode 로 동작 시킵니다.
@@DevicePhysics 감사합니다! 그렇다면 반대로 Mosfet에서도 source/drain junction을 P+도핑으로 형성시켜주면 Accumulation으로 동작시킬 수 있을텐데 그렇게 하지 않는 이유로는 공정이 불가능하거나 inversion mode가 Accumulation에 비해 가지고 있는 장점이 있을것이라고 생각됩니다. 혹시 이부분은 어떤 이유일지 궁금합니다
교수님, 강의 너무 도움이 많이 되서 늘 감사하게 생각하고있습니다. 질문이있는데, MOS의 inversion charge는 body의 minority carrier 와 thermally generated carrier인걸로 알고있는데 MOSFET에서도 같다고 보면될까요? N+으로 doping된 Source에서 e-을 가져와서 channel을 형성하는 것이 bulk의 minorty carrier를 가져오는 것보다 쉬울 것 같다고 생각했고, Vgs값이 증가할수록 channel과 source의 barrier 가 낮아지니깐 e-을 더 가져와서 strong inversion을 만들 수도 있지 않을까 생각했었는데, 잘못된 생각인지 궁금하고 source의 e-들이 inversion charge로 사용될수 있는지 궁금합니다. 감사합니다.
드레인에 전압이 인가되지 않는다면 (VD = 0), MOS 와 동일한 원리로 MOSFET 의 inversion charge 가 형성됩니다. 드레인에 전압이 걸리면 (VD > 0), source 쪽 전자가 채널쪽으로 넘어와서 inversion charge 를 형성하는데 기여할 수 있습니다. 다만 bulk 쪽에서 오는게 쉬울지, source 쪽에서 오는게 쉬울지는 드레인전압의 크기나, channel length, 도핑농도 등등 여러 변수에 의해 결정되기 때문에 쉽게 말할 수는 없습니다.
안녕하세요 교수님. 매번 좋은 강의 감사드립니다. 이전부터 생긴 의문이 있어 질문드립니다. MOS band diagrams에서 accumulation과 depletion을 만드는 gate voltage를 Flat voltage와 비교하지 않고 0과 비교하는 이유가 있을까요?
항상 좋은 강의 감사드립니다! 궁금한 점이 한가지 있어 문의드립니다. MOSFET에 대한 강의 내용은 대부분 소스전압이 ground일 때로 설명되어있는데, 소스전압이 ground가 아닌 경우에 대해서 궁금합니다. * CMOS에 대해 배우다보니, pMOS 게이트전압 = V(input) - V(dd) 로 되어있길래 MOSFET에서는 소스전압이 게이트전압에 영향을 미치는 것 같은데, 자세한 설명이 없더라구요. 항상 큰 도움 되고있습니다. 정말 감사드립니다.
질문에 대해서 제가 애매하게 말했네요! 제가 궁금증을 가지게 된 이유가, CMOS의 pMOS에서는 소스전압의 역할을 하는 Vdd가 0V가 아닌 특정 값을 지니는데, pMOS의 GATE 전압이 INPUT 전압 - Vdd 인게 이해가 안갔었던 점입니다. 즉, 게이트 전압 값이 인풋전압과 같지않고, Vdd만큼 감소되는 것을 보면 Vdd가 게이트 전압에 영향을 미치는 것 같은데 그게 단일 MOSFET에서의 소스전압도 그런 영향을 미치는게 아닌가 궁금했던 것입니다. 근데 소스전압은 아무런 영향이 없다면.. 왜 인풋전압은 그렇게 되는지 궁금하네요..ㅠ (이건 이번 영상의 범위는 아니긴 합니다만..)
@@ryuhdixoosjchwuic 여전히 질문하는 상황이 이해가 되질 않습니다. Vdd 는 드레인 전압을 뜻합니다. 소스 전압은 Vss 라고 하구요. 그리고 nMOS 도 Vgs 가 채널을 만듭니다. 즉 게이트전압-소스전압이 채널을 만드는 전압입니다. 보통 소스가 접지이므로 무시하는것 뿐입니다.
교수님 안녕하세요! MOSFET에 관하여 듣다가 궁금한 점이 있어서 문의드립니다. MOSFET에서도 Gate 전압에 따라 다양한 Operation mode들이 발생하며 Minority carriers이 Bulk 쪽에서 Surface 쪽으로 이동하며 채널이 형성되는 것으로 알고 있는데, 이러한 MOS 구조 Device가 사용되는 CPU나 AP의 경우 대부분 GB 단위의 주파수에서 동작하는 것으로 알고 있습니다. 그러면 Channel 형성을 Bulk 쪽에서 Minority carriers이 올라와서 형성하기엔 Carrier lifetime 때문에 힘들 것 같은데, 이런 GB 이상의 Device에서는 Channel 영역이 어떻게 형성된다고 보는게 좋을지 문의드립니다.
@@ipodori97 1. 먼저 lifetime 이란것은 캐리어의 이동속도와는 상관이 없는 물리량입니다. 자세한 내용은 [물리전자공학|6.1] 강의를 참고 바랍니다. 2. MOSFET의 스위칭속도는 캐리어의 이동속도에 의해 결정되는것이 아니라, 채널의 저항과 capacitance 가 만드는 RC delay 에 의해 결정됩니다. 이것에 대한 내용은 [고급소자물리|3.0]강의를 참고 바랍니다.
선생님, Gate 에 전압이 전혀 인가되지 않아도 Drain 이나 Source 에 역기전력 같은 높은 Surge Voltage 로 인해서 전류가 흐르기도 하나요? 또 BJT 의 경우는 어떤지 궁금합니다. Base 에 전기를 전혀 공급하지 않아도 emitter 나 collector 에 인가된 높은 전압으로 인해서 전기가 흐르는지요?
MOSFET 의 경우, SOI MOSFET 이나 nanowire FET 와 같이 substrate 영역이 없는 경우, 높은 드레인 전압때문에 "single transistor latch" 라는 현상이 발생할 수 있고, 게이트 전압 없이도 높은 전류가 흐를 수 있습니다. BJT 는 저도 학부 때 배운 수준 이상으로 배우거나 연구해본 적이 없어 확답을 드리기 어렵습니다.
@@서부의방랑자코코보이 제가 알기로는 oxide TFT 도 NMOS, PMOS 둘 다 구현 가능한 것으로 알고 있습니다. 다만 mobility 가 충분한 PMOS 를 아직 구현 못해서 NMOS 만 쓰는 것으로 알고 있습니다. LTPS 는 oxide TFT 에 비해 mobility 가 크기 때문에 NMOS, PMOS 둘다 구현해서 CMOS 를 구성하기에 oxide TFT 보다 상대적으로 유리한 것 뿐입니다.
![[기초반도체공학|5.2] MOSFET : #동작영역 #linear #pinch off #saturation](http://i.ytimg.com/vi/I2NBu7OuxpU/mqdefault.jpg)
![[기초반도체공학|5.2] MOSFET : #동작영역 #linear #pinch off #saturation](/img/tr.png)
![[개념 잡기] MOSFET, FinFET, GAA 비교 (feat. 반도체 취업/반도체 강의)](/img/1.gif)
너무 좋은 강의 오픈해주셔서 항상 감사하게 생각합니다^^
잘 들었습니다 교수님, 감사합니다
감사합니다! 매일 보며 공부하고 있습니다
재미있고 쉬운 강의 감사합니다 교수님!
항상 감사합니다. 😃
교수님보다 수업을 더 잘 가르치시는데ㅎ... 독학하다가 이거보고 신세계 맛보는중
이분도 세종대 교수님이세요 ㅋㅋ
강의 감사합니다. CTF VNAND 구조에서 Erase 동작 간 Hole이 Lateral 이동하는 원리를 MOS Band Diagram에서 이해할 수 있었습니다.
2학기때 수강할 강의인데 아직까진 잘 모르겠습니다만, 다시 돌아오겠습니따!
훌륭한 강의 잘 듣고 있습니다. 감사드립니다. 한가지 매우 기본적인 내용이긴 한데...궁극적인 이해가 않되어 질문드립니다. MOSFET의 드레인 전류를 증가시키려는 이유가 동작 속도를 증가 시키기 위함 인것 같은데..그 원리가 궁금 합니다.
간단히 말하면 RC delay 를 줄여서 on/off 스위칭 속도를 빠르게 만듭니다. [기초반도체공학|5.5] 강의 초반부에 설명을 하였으니 참고 바랍니다.
홀리쉣 뭐지 이해가 돼요
항상 감사합니다 교수님! 궁금한 점이 하나 있는데요, 16분 부근에서 channel을 없애려면 gate bias를 음수로 인가해야하지 않나요...? 그래야 전자가 밀려나서 n channel이 없어진다고 생각했어서 그렇습니다..
어떤 극성으로 가해야 할지는 VT 를 어떤 값으로 설계하느냐에 따라 달라집니다. 따라서 항상 음의전압을 인가해야 되는 것은 아닙니다.
16:08 Vg가 0보다 커지면 더욱 depletion이 발생돼서 off가 안되지 않나요? depletion mode에서 off시키려면 Vg를 양의 값으로 인가해줘야 한다고 생각했는데 여기에 오류가 있는지 질문드립니다. 잘 들었습니다. 감사합니다!
mos capacitor 의 동작모드를 다시 복습해보길 바랍니다.
@@DevicePhysics 댓글을 잘못 적었습니다! bias를 음수로 걸어줘야 accumulation mode로 전환되고 각 채널 사이에 Na가 아닌 홀이 축적이 되면서 depletion 모드가 사라지는 게 아닌가요??
@@기록-j7r NMOS 라면 음의 값의 Vg 를 인가해야 off 상태가 되는 것이 맞습니다. 여기서는 NMOS, PMOS 상관 없이 VG 값이 인가 되면 채널이 off 상태가 되는 동작을 설명한 것입니다.
교수님 enhancement와 depletion mode를 비교했을때 둘의 차이는 enhancement mode는 Vg를 인가했을때 mosfet을 작동하게 만들고 depletion mode는 Vg를 인가했을때 mosfet을 off시키는 역할을 한다는 말씀이신가요? 그러면 enhancement mode가 작은 전압만 가해도 mosfet을 작동하게 만들겠네요?? 제가 이해한게 맞나요? Depletion 모드는 off하는 역할을 하니깐요 틀리면 어디서 제가 잘못 이해했는지 말씀해주시면 감사하겠습니다!
"그러면 enhancement mode가 작은 전압만 가해도 mosfet을 작동하게 만들겠네요??"
--> 작은 전압을 인가해야 할지, 큰 전압을 인가해야할지는 정해진것이 아닙니다. 전압을 인가하지 않았을 때 off 상태이면 enhancement mode FET 인 것입니다.
교수님 좋은 강의 항상 감사드립니다! 강의 듣던 중 의문이 생겨 댓글 남깁니다.
8:46 맨 왼쪽 off state의 경우에서 드레인에 음전압을 인가하면 전류가 흐를 수도 있을 것이라고 생각하는데, 맞는 생각인지 궁금합니다
NMOSFET 에서 드레인에 음의전압을 인가하면, 바디-드레인 사이의 pn접합이 on 되면서, 바디에서 드레인쪽으로 전류가 흐르게 됩니다. 이러한 전류는 MOSFET동작에서 원하는 전류의 흐름이 아니기 때문에, 드레인에는 절대 음의전압을 인가하지 않습니다.
안녕하세요 교수님 좋은 강의 항상 감사드립니다. 한 가지 제가 잘못 이해한 부분이 있어서 질문드립니다.
8분 53초쯤에서 p type 정공들이 source로 이동을 할 때 역시 에너지 장벽에 막힌다고 하셨는데
Drain에서 양의전압을 인가하니, drain쪽 밴드는 아래로가서 에너지장벽의 크기를 높이고
Source에는 0v이지만 상대적으로 음의전압이 인가되어서 밴드가 위로가서 p type쪽과 source쪽에 에너지장벽 크기가 줄게되고
양의전압Vd에 의해 형성된 전기장에의해
충분히 source쪽 에너지장벽을 p type accumulation 된 정공들이 넘어서 전류가 흐를거 같다고 생각이듭니다.
요약하자면
Vd>0, Vs=0(source 전압)
Drain 에너지밴드 아래로 더 휨>>에너지 장벽 크기 증가
Source 에너지밴드 위로 더 휨>>에너지 장벽 크기 감소
>>Vd로 인한 전기장으로 p type 정공들이
낮아진 source 장벽 통과
어느 부분이 잘못된건가요?
어떻게 밴드를 이해하고 있는 것인지 적은 글만 봐서는 이해가 잘 안되네요.
아무튼 게이트 전압이 현재 음의 전압이기 때문에, 채널영역(p-type Si) 쪽이 상대적으로 source/drain 보다 밴드가 더 위쪽에 있기 때문에 채널에 있는 홀의 입장에서는 source 쪽이나 drain 쪽이나 전부 에너지 장벽에 막히게 됩니다.
@@DevicePhysics 너무 깊게 생각했네요 빠른 답변 감사드립니다!
교수님 안녕하세요!
수업듣다 궁금한 점이 생겨서 질문드립니다.
PMOS, NMOS 둘다 enhancement mode, depletion mode가 있나요??
네 둘 다 있습니다.
안녕하세요 교수님 depletion은 끄려면 nmos기준 어떻게하는건가요? 게이트에 음의전압을 걸어줘서 기판의 -들을없애나요
depletion을 끈다는게 무슨 뜻인가요?
🙇🙇♀️🙇♂️
궁금한점이 있어 댓글남깁니다.
게이트와 소스/드레인이 겹치는 부분을 overlap이라고
알고있는데, 만약 mosfet에서 overlap되는 부분이 없으면 동작하지 않나요? 항상 좋은 강의 감사드립니다.
아닙니다. overlap 이 있던 없던 MOSFET은 동작합니다.
교수님 안녕하세요 8:20 동작모드에 대해서 질문이 있습니다. 1) Vg < Vfb 일때 확산전류에 의해서 공핍층은 형성되지 않나요?
2) Vg >> Vt 일때 공핍층도 같이 존재한다고 하셨는데 채널 내 전체적으로 공핍될 만큼 더 커지지 않는 이유는 무엇인가요?
위 부분에 대해 이해가 가지않아 질문드립니다.
두 질문 모두 이어지는 강의들을 계속 보면 이해가 되실 겁니다.
1) accumulation mode 에서 depletion region 은 형성되지 않습니다.
간단하게 이해해보자면, Si substrate 쪽에서 hole 이 majority carrier 인 상황이므로 hole 이 모든 영역에서 매우 많은 상황이기 때문에,
게이트전압에 의해 일부의 hole 들이 Si/SiO2 경계쪽으로 끌려온다 하더라도,
어딘가에 hole 이 완전히 사라지는 (공핍되는) 영역은 생성되지 않게 됩니다.
2) 채널이 공핍된다라는 말이 정확히 어떤 의미인지 모르겠습니다. 채널의 의미를 오해한 것으로 추측됩니다.
먼저 depletion region 이 생긴 이후에, 게이트 전압이 양의 방향으로 점점 더 커지면, Si/SiO2 경계면 근처 (부피를 무시할 수 있을 정도로) 매우 좁은 영역에서 전자들이 모여 채널을 형성하게 됩니다. 따라서 depletion region 이 형성되고, 그 다음에 채널이 형성되는 것이며, 이 둘의 형성은 서로 다른 물리적 현상에 의해 독립적으로 이루어집니다.
안녕하세요 강의 잘들었습니다 혹시 소스에서 접지로 드레인애서 접지로는 전류가 흐를 수 없나요? 그렇다면 설명 부탁드리겠습니다!
강의에 이미 설명이 되어 있고, 앞에서 배운 pn접합을 다시 복습 바랍니다.
안녕하세요 교수님 유익한 강의 감사드립니다
한가지 질문이 있어서 댓글 남깁니다.
Mosfet이아닌 유리기판위에 증착을 하여 tft를 만들때는 layer가 accumulation에서 동작할 수있도록 설계하는 것으로 알고 있습니다.
Mosfet에서는 inversion에서 동작시키고 tft에서는 accumulation에서 동작시키는 특별한 이유가 있을까요??
이 질문의 답은 여러가지인데, 어떤 물질을 TFT 의 채널로 쓰는지에 따라서 답이 달라집니다. 따라서 딱 정해진 정답이 있는 것이 아닙니다.
1. 몇몇 물질들은 inversion 층을 만들기가 어려운 물질들이 있습니다. 그럴때는 어쩔수 없이 accumulation mode 를 사용합니다.
2. inversion mode 로 동작시키려면 source/drain 과 junction 을 형성해야 하는데, 물질에 따라 junction 을 만들기 곤란한 것들이 있습니다. 이럴때에도 어쩔수 없이 accumulation mode 로 동작시킵니다.
3. accumulation 층은 inversion 층보다 더 빠르게 형성할 수 있기 때문에, TFT 의 speed 가 중요한 경우 accumulation mode 동작이 유리할 때도 있습니다.
4. inversion mode 로 동작시킬 때 보다 Vt 가 일반적으로 낮아집니다. 따라서 저전력으로 동작시킬 필요가 있을 경우 accumulation mode 로 동작 시킵니다.
@@DevicePhysics 감사합니다! 그렇다면 반대로 Mosfet에서도 source/drain junction을 P+도핑으로 형성시켜주면 Accumulation으로 동작시킬 수 있을텐데 그렇게 하지 않는 이유로는 공정이 불가능하거나 inversion mode가 Accumulation에 비해 가지고 있는 장점이 있을것이라고 생각됩니다. 혹시 이부분은 어떤 이유일지 궁금합니다
@@맥스웰-i1n MOSFET 동작을 생각해보길 바랍니다. source/drain 이 p+ 라면, 채널과 source/drain 사이에 에너지 장벽이 매우 작게 만들어질겁니다. 그러면 게이트에 전압을 인가하지 않아도 누설전류가 크게 흐를 겁니다.
@@DevicePhysics 아 완벽하게 이해 했습니다 정말 감사합니다!!!!!
교수님, 강의 너무 도움이 많이 되서 늘 감사하게 생각하고있습니다.
질문이있는데, MOS의 inversion charge는 body의 minority carrier 와 thermally generated carrier인걸로 알고있는데 MOSFET에서도 같다고 보면될까요?
N+으로 doping된 Source에서 e-을 가져와서 channel을 형성하는 것이 bulk의 minorty carrier를 가져오는 것보다 쉬울 것 같다고 생각했고, Vgs값이 증가할수록 channel과 source의 barrier 가 낮아지니깐 e-을 더 가져와서 strong inversion을 만들 수도 있지 않을까 생각했었는데, 잘못된 생각인지 궁금하고 source의 e-들이 inversion charge로 사용될수 있는지 궁금합니다.
감사합니다.
드레인에 전압이 인가되지 않는다면 (VD = 0), MOS 와 동일한 원리로 MOSFET 의 inversion charge 가 형성됩니다.
드레인에 전압이 걸리면 (VD > 0), source 쪽 전자가 채널쪽으로 넘어와서 inversion charge 를 형성하는데 기여할 수 있습니다. 다만 bulk 쪽에서 오는게 쉬울지, source 쪽에서 오는게 쉬울지는 드레인전압의 크기나, channel length, 도핑농도 등등 여러 변수에 의해 결정되기 때문에 쉽게 말할 수는 없습니다.
8:23초에서 accumlation 모드일 때 Drain에 VD > 0 의 양의 전압을 인가해주었는데 왜 N타입인 Drain이 conduction Band와 더 가까워지나여!?
conduction band 와 가까워지는 것이 아니라 에너지밴드 전체가 아래로 내려가는 것입니다. pn접합에서 reverse bias 가 걸린 상황과 동일합니다.
안녕하세요 교수님
혹시 p-type 기판으로 accumulation 모드에서 동작하도록 한 후
Pmos를 만들수는 없는 것인가요?
허무맹랑한 얘기지만 궁금해서 여쭤봅니다.
몇가지 조건들을 만족하면 만들수 있습니다.
지금 이 강의에서 배운 일반적인 MOSFET 처럼, source/drain 쪽에 에너지배리어가 형성된 방식으로는 만들 수 없습니다.
안녕하세요 교수님. 매번 좋은 강의 감사드립니다.
이전부터 생긴 의문이 있어 질문드립니다.
MOS band diagrams에서 accumulation과 depletion을 만드는 gate voltage를 Flat voltage와 비교하지 않고 0과 비교하는 이유가 있을까요?
flatband voltage 가 accumulation 과 depletion 의 기준이 되는 것이 맞습니다.
일단 이 강의에서는 각각의 모드를 이해하는 것을 돕기 위해 gate voltage 의 극성을 이용하려다보니 0 V 를 기준으로 설명하였습니다.
항상 좋은 강의 감사드립니다!
궁금한 점이 한가지 있어 문의드립니다.
MOSFET에 대한 강의 내용은 대부분 소스전압이 ground일 때로 설명되어있는데, 소스전압이 ground가 아닌 경우에 대해서 궁금합니다.
* CMOS에 대해 배우다보니, pMOS 게이트전압 = V(input) - V(dd) 로 되어있길래 MOSFET에서는 소스전압이 게이트전압에 영향을 미치는 것 같은데, 자세한 설명이 없더라구요.
항상 큰 도움 되고있습니다. 정말 감사드립니다.
질문이 정확히 파악이 잘 안되는데, 어차피 MOSFET 은 소스/드레인이 대칭인 구조라서 소스전압과 드레인전압이 특별히 다르지 않습니다. 따라서 드레인전압이 MOSFET 에 미치는 영향을 알고 있다면, 소스전압이 MOSFET 에 미치는 영향도 알고 있는 것입니다.
질문에 대해서 제가 애매하게 말했네요!
제가 궁금증을 가지게 된 이유가,
CMOS의 pMOS에서는 소스전압의 역할을 하는 Vdd가 0V가 아닌 특정 값을 지니는데, pMOS의 GATE 전압이 INPUT 전압 - Vdd 인게 이해가 안갔었던 점입니다.
즉, 게이트 전압 값이 인풋전압과 같지않고, Vdd만큼 감소되는 것을 보면
Vdd가 게이트 전압에 영향을 미치는 것 같은데
그게 단일 MOSFET에서의 소스전압도 그런 영향을 미치는게 아닌가 궁금했던 것입니다.
근데 소스전압은 아무런 영향이 없다면.. 왜 인풋전압은 그렇게 되는지 궁금하네요..ㅠ
(이건 이번 영상의 범위는 아니긴 합니다만..)
@@ryuhdixoosjchwuic 여전히 질문하는 상황이 이해가 되질 않습니다.
Vdd 는 드레인 전압을 뜻합니다. 소스 전압은 Vss 라고 하구요.
그리고 nMOS 도 Vgs 가 채널을 만듭니다. 즉 게이트전압-소스전압이 채널을 만드는 전압입니다. 보통 소스가 접지이므로 무시하는것 뿐입니다.
아하 알겠습니다. Vgs가 채널을 만든다는 말로 이해가 되네요..!
제가 설명을 잘 못드려서 죄송합니다 ㅠㅠ
안녕하세요 교수님 궁금한점이 하나 있습니다.
source 와 drain 쪽도 substrate와 같은 si 금속을 사용하나요??
Si 금속이 무슨뜻인가요?
@@DevicePhysics 실리콘입니다
@@fakerer 질문이 정확히 무슨뜻인지 잘모르겠는데, source, drain, substrate 는 전부 같은 실리콘 웨이퍼에서 도핑을 통해 만듭니다.
@@DevicePhysics 아하 감사합니다 저는 소스와 드레인은 구역이 나눠져있어서 다른 금속을 사용하는줄 알았습니다,
감사합니다
@@fakerer 다른 금속을 쓰거나 금속-실리콘 합금을 쓰기도 합니다. 현대의 MOSFET은 전부 금속-실리콘 합금을 씁니다. 공정을 배우는 과목을 수강하게되면 자세히 배울겁니다.
교수님 안녕하세요! MOSFET에 관하여 듣다가 궁금한 점이 있어서 문의드립니다.
MOSFET에서도 Gate 전압에 따라 다양한 Operation mode들이 발생하며 Minority carriers이 Bulk 쪽에서 Surface 쪽으로 이동하며 채널이 형성되는 것으로 알고 있는데, 이러한 MOS 구조 Device가 사용되는 CPU나 AP의 경우 대부분 GB 단위의 주파수에서 동작하는 것으로 알고 있습니다. 그러면 Channel 형성을 Bulk 쪽에서 Minority carriers이 올라와서 형성하기엔 Carrier lifetime 때문에 힘들 것 같은데, 이런 GB 이상의 Device에서는 Channel 영역이 어떻게 형성된다고 보는게 좋을지 문의드립니다.
lifetime 때문에 힘들다는게, 정확히 어떤 상황을 의미하는 것인가요?
@@DevicePhysicsGate에 AC signal 전압 인가시 High frequency를 인가했을때 전자가 Bulk 쪽에서 Surface로 넘어오는 시간이 부족한 것으로 알고 있어서 lifetime이라고 하였습니다.
@@ipodori97 1. 먼저 lifetime 이란것은 캐리어의 이동속도와는 상관이 없는 물리량입니다. 자세한 내용은 [물리전자공학|6.1] 강의를 참고 바랍니다.
2. MOSFET의 스위칭속도는 캐리어의 이동속도에 의해 결정되는것이 아니라, 채널의 저항과 capacitance 가 만드는 RC delay 에 의해 결정됩니다. 이것에 대한 내용은 [고급소자물리|3.0]강의를 참고 바랍니다.
0:37
4:42
선생님, Gate 에 전압이 전혀 인가되지 않아도 Drain 이나 Source 에 역기전력 같은 높은 Surge Voltage 로 인해서 전류가 흐르기도 하나요?
또 BJT 의 경우는 어떤지 궁금합니다. Base 에 전기를 전혀 공급하지 않아도 emitter 나 collector 에 인가된 높은 전압으로 인해서 전기가 흐르는지요?
내용 전달력이 너무 좋으시다고 생각했는데
댓글을 보니 교수님이신가봐요!
MOSFET 의 경우, SOI MOSFET 이나 nanowire FET 와 같이 substrate 영역이 없는 경우, 높은 드레인 전압때문에 "single transistor latch" 라는 현상이 발생할 수 있고, 게이트 전압 없이도 높은 전류가 흐를 수 있습니다.
BJT 는 저도 학부 때 배운 수준 이상으로 배우거나 연구해본 적이 없어 확답을 드리기 어렵습니다.
@@DevicePhysics 감사합니다 선생님!
채널 너무 좋아요
안녕하세요 혹시 강의하시는 자료 받아볼 수 있을까여?
교재 저작권 문제가 발생할 수 있어서 공유는 불가능합니다. 교재를 참고 바랍니다.
LTPS 소자에서 CMOS로 인해 왜 n형 p형 모두가 가능해지는지 알려주실 수 있을까요??ㅜㅜ
질문의 의미를 이해하지 못하겠습니다. 다시 구체적으로 질문 바랍니다.
저는 디스플레이 공학도입니다. 옥사이드tft나 a-si는 n형만 가능하고 LTPS tft가 n,p형 둘다 가능하다고 배웠습니다. 이게 유튜버님께서 설명해주신 에너지밴드갭측면이나 시모스(n채널+p채널)과 관련이 있는지 궁금합니다!!
@@서부의방랑자코코보이 제가 알기로는 oxide TFT 도 NMOS, PMOS 둘 다 구현 가능한 것으로 알고 있습니다. 다만 mobility 가 충분한 PMOS 를 아직 구현 못해서 NMOS 만 쓰는 것으로 알고 있습니다.
LTPS 는 oxide TFT 에 비해 mobility 가 크기 때문에 NMOS, PMOS 둘다 구현해서 CMOS 를 구성하기에 oxide TFT 보다 상대적으로 유리한 것 뿐입니다.
@@DevicePhysics 아하! 옥사이드 소자도 둘 다 가능은한데, 현재 단지 n모스만 구현이 가능하여 n타입만 쓴다고 하는거군요. 감사드립니다. 혹시 그럼 모스펫과 tft의 구조적 차이는 실리콘 기판과 유리기판의 차이이며, 구동원리 차이는 모스펫은 n채널기준 인버전 (minor carrier)구동원리이며 tft는 어큐뮬레이션(major carrier) 구동원리라 설명하면 맞는말일까요?? 혹시 추가하거나 수정해야할 부분이있으면 말씀부탁드립니다..ㅜㅜ 제가 꼭 필요한 정보라서요..
@@서부의방랑자코코보이 구조적 차이가 단순히 기판 차이라고 말하기에는 그 이외에도 차이점이 많습니다. 동작원리는 TFT 가 accumulation mode 에서 동작시키는 것이 맞습니다.
source발음이 솔스가 아니라 소스로 하시는게 낫습니다 L이아니라 r이어서요
아유 무식아.. r 발음이라 솔스가 맞어
미국에선 ㄹ발음 있는데?