[고급소자물리 | emerging device and technology | 5.1.3]

[@크믈르은]

이런 고급강의를 한국어버전으로 들을수있다니 ...정말감사합니다!!!!!

[@김성현-g8d]

안녕하세요 교수님! 먼저 이렇게 좋은 강의 들을 수 있음에 감사인사 드리고 시작하겠습니다!
강의 3:30초 부분의 FinFET의 Fin width와 SS 의 관련성을 고민하다가 질문드립니다.
SS가 작으면 작을수록 게이트 제어력은 크다는 것으로 알고있습니다. (반비례관계)
여기서 다음과 같은 생각을 하게 되었습니다.
step1. FinFET에서 게이트 제어력이 크다는 것은 곧, Vg에 대하여 더 많은 Surface potential이 계면에 형성된다라고 보았고
step2. 이는 Fin의 Width가 좁을수록 공핍영역은 작아지므로 (Fixed charge)
step3. Vg에 상응하는 전하가 기존 Depletion의 Fixed charge 말고도 mobile carrier로 충당해야하기에
Step4. Fin의 Width가 좁을수록 계면에는 더 많은 Mobile carrier가 모여 더 높은 Surfcae potential이 형성된다.
즉, Fin의 Width가 줄어들수록 동일한 Vg에 대해 더 높은 Surface potential이 형성되기 때문에 SS가 낮아진다고 볼 수 있다.
혹시 제가 생각한 논리에 오류가 있을까요?

[@DevicePhysics]

댓글만 봐서는 맞다 틀리다를 판단하기 어렵습니다. 그냥 구체적으로 궁금한 부분에 대해 질문 바랍니다. FinFET 은 thin body effect 와 multiple-gate effect 가 동시에 작용하는 것이기 때문에, Fin width 에 대한 내용을 이해하고 싶다면, thin body FET 에 대한 논문들을 찾아 공부해보면 됩니다.

[@김성현-g8d]

Fin의 Width와 SS의 상관관계를 구체적으로 알고싶어서 여쭤보게 되었습니다. 경향은 교수님의 친절한 강의덕에 알 수 있었는데 구체적으로 알고자 하니 어렵더군요 ㅎㅎ 제가 논문 찾으면서 알아보겠습니다. 답변주셔서 감사합니다! @@DevicePhysics

[@ipodori97]

교수님 채널을 감싸면 감쌀수록 Cox의 수치가 증가한다고 보면 될까요?

[@DevicePhysics]

아닙니다.

[@김경식-n7h]

교수님 tri-gate finfet 에도 더블처럼 Wsi 가 작아지면 소자특성이 좋아지나요 ?? Tri-finfet에서 파라미터를 조절하여 소자 성능을 좋게 하는 방법은 없나요 ??
감사합니다

[@DevicePhysics]

질문이 모호합니다. 소자의 성능(?)이란것은 무엇을 기준으로 하느냐에 따라 달라집니다. 예를들어 on current 가 기준이 될 수도 있고, off current 가 기준이 될 수도 있습니다.
소자의 구조적 파라미터를 바꾸면 당연히 소자의 성능은 바뀝니다. 다만 어떤 기준을 정하느냐에따라 성능이 좋아지고/나빠지고는 달리질 수 밖에 없습니다. 따라서 질문이 지금보다는 구체적이어야 합니다.

[@김경식-n7h]

죄송합니다 ..! 영상에서 더블 게이트에서 W fin 을
Thin body인 Tsi 로 보아서 Leakage 를 감소시켜 Short channel Effect 를 억제 한다 들었습니다
그래서 Tri -gate 도 이와 같은 개념으로 보면 되는것인지 궁금합니다 결국 On / off current 를 질문드린것 입니다 !

[@DevicePhysics]

질문이 잘 이해가 되지 않습니다. tri gate는 더블게이트에서 게이트만 추가한 것입니다. 질문에서 말한 같은 개념(?)이 정확히 무엇을 말하는 것인지 파악이 안됩니다.

[@bird_hyun]

안녕하세요. 교수님. 다름이 아니라 마지막에 궁금한 점이 있어 여쭙습니다. GAA 구조에서 nanowire 대신 nanosheet를 사용하면 gate length는 동일하지만 gate width는 증가하므로 집적도 면에선 손해를 본다고 봐도 될까요?
항상 좋은 강의 감사드립니다.

[@DevicePhysics]

강의자료의 그림만 보면 nanosheet FET 가 면적을 더 차지할 것 같지만, 실제로는 nanowire 나 nanoshee 양쪽에 source/drain 영역과 큰 contact 영역이 존재하기 때문에, 전체적인 트랜지스터의 면적은 별 차이가 없다고 생각해도 괜찮습니다.

[@bird_hyun]

@@DevicePhysics 안녕하세요. 교수님. Fin에서 trench contact을 형성하기위해 Fin을 recess한 다음에, Epitaxial 공정을 통해 SiGe 물질을 성장시킬 때, 원래의 Fin보다 width를 더 크게 하여 성장시키므로 gate width가 증가한다는 의미로 이해하면 될까요? 그리고 이 때, SiGe물질은 전자와 hole의 이동도 차이를 보완하기위해 pmos 제작 시에만 쓰이나요? 답변해주셔서 감사합니다.

[@DevicePhysics]

@@bird_hyun 그런 의미가 아닙니다. 강의자료 그림 말고 다른 그림을 찾아보면 왜 별 차이가 없는지 이해할 수 있을 겁니다.

[@bird_hyun]

@@DevicePhysics 안녕하세요. 교수님. 관련 논문을 찾아보면서 나노시트 양옆의 source와 drain이 epi 공정(in-situ로 s/d 도핑을 동시에 진행하면서)을 통해 크게 성장해서 집적도 면에서 차이가 없다는 말씀은 이해했습니다.
근데 이러한 나노시트 구조의 소자들이 여러 개 배열되어있을 때, 에피 공정으로 성장된 source와 drain이 마치 dram처럼 공유되어있는 것처럼 보이던데 각 소자 나노시트 양옆의 source와 drian을 epi 공정으로 성장시키기 전에 그 근처를 STI로 격리시킨 다음에 성장시키는 것으로 이해하면 될까요?

[@DevicePhysics]

@@bird_hyun 어떤 그림을 본건지 모르니 구조가 잘 이해가 안되는데, 아무튼 nanosheet나 fin etching 이후에 STI를 형성합니다.

[@흐흐-k6l]

안녕하세요 교수님 항상 잘보고있습니다!
기존 finfet에서 fin과 gate사이에 마스크층이 있다고하셨는데 공정상 어떤 도움을 주는지 궁금합니다

[@DevicePhysics]

fin형성을 위해 수직한 방향으로 실리콘을 etching 할때 필요한 마스크층입니다.

[@bullae]

좋은 강의 감사합니다.

[@미나리-p5f]

항상 좋은 강의 감사드립니다.
FinFET, GAAFET, MBCFET 제작에 있어서도 high-k metal gate를 이용하나요?

[@DevicePhysics]

2007년 45nm technology node 부터 high-k metal gate (HKMG) 가 양산에 도입되었습니다. FinFET 은 2011 년부터 양산에 도입되었습니다. HKMG 는 2007 년 이후부터 쭉 사용했다고 생각하면 됩니다.

[@dfdsfd-m4e]

교수님 강의 잘듣고있습니다 감사합니다.
채널을 감싸는 면이 많을수록 게이트의 구동력이 좋은 이유가 뭘까요? 더 많은 면을 감싸고 있으면 cox= 엡실론*A/d공식에서 A가 커지므로 같은 전압으로도 더 많은 농도의 전하를 채널에 모을수있는걸까요? (= cox증가)

[@DevicePhysics]

전혀 아닙니다. Cox 는 단위면적당 capacitance 입니다. 앞의 강의에서 double gate 의 의미를 설명했으니 다시 이해해보길 바랍니다.

[@212cockatoo8]

교수님 안녕하세요, FinFET에 관해 추가적인 질문을 드리고자 댓글 남깁니다.
타학교 반도체공학 학부과정 수업 중 제가 했던 필기내용이 헷갈려 질문드립니다
FinFET은 Channel 영역을 Gate가 삼면(Tri-gate structure)으로 둘러싼 구조로, '공핍이 거의 일어나지 않고 게이트와 채널사이의 전기적 결합(Electrical Coupling)이 최소화'된다.
여기서 공핍이 거의 일어나지 않고 전기적 결합이 최소화가 되는 이유가 궁금합니다.
일반적으로 모스펫은 게이트와 채널의 전기적 결합이 최대화가 될수록 좋다고 알고 있는데 제가 잘못 이해하고 있는 걸까요?

[@DevicePhysics]

저도 잘 모르겠습니다. cox 를 통한 게이트와 채널 사이의 커플링은 강할수록 좋습니다. 수업시간에 말한 커플링은 다른 의미인 것 같습니다.

[@212cockatoo8]

@@DevicePhysics 답변 감사합니다! 제 필기오류 같습니다..ㅜ Channel Width가 넓어짐에 따라 공핍영역도 늘어나고 Gate, Channel 사이 전기적 결합도 좋아진다고 이해하는 게 제가 가진 자료 안에서는 맞는 것 같습니다!

[@212cockatoo8]

@@DevicePhysics 교수님, 죄송하지만 추가적으로 궁금한 점이 생겨서 댓글 남깁니다.
FinFET의 집적도가 일반 MOSFET보다 좋다고 알고있는데, 여기서 집적도가 좋다는 말은 FinFET의 Channel Width가 넓고, Width가 커짐에 따라 FinFET의 드레인 전류도 MOSFET보다 더 커서 '적은 FinFET 갯수'로 동일한 전류를 생성할 수 있다는 뜻인가요?
혹은 Fin 구조를 높게 쌓음에 따라 '면적'이 상대적으로 MOSFET보다 FinFET이 더 작아서 집적도가 좋다는 뜻인가요?

[@DevicePhysics]

@@212cockatoo8 정확하게 말하면, 집적도가 높다고 말하난 것보다 scalability 가 더 좋다고 말해야 합니다.
이미 알고 있겠지만, FinFET 을 써야 short channel effect 를 줄일 수 있기 때문에 gate length 를 더 줄일 수 있습니다. 따라서 gate length 가 줄어드는 만큼 전체적인 소자의 크기가 작아질 수 있습니다.
즉, MOSFET 과 면적을 비교했을 때 FinFET 이 더 작은 것이 아니라, 추가로 gate length 를 줄일 가능성이 있다는 점에서 집적도가 더 높다고 말한 것입니다.

[@212cockatoo8]

​@@DevicePhysics이해가 되었습니다 상세한 답변 감사합니다 교수님!

[@외로운다이버]

안녕하세요. 김성호 교수님. 좋은 강좌 항상 감사드립니다.
다름이 아니라, 제가 전에 negative capacitance에 관한 교수님 영상을 봤었던 것 같은데, 검색을 해도 잘 나오지 않습니다.. 혹시 제가 기억을 잘못하고 있는 것인지, 아니면 교수님께서 영상을 비공개처리하신 것인지 궁금하여 여쭙고 싶습니다. 감사합니다.

[@DevicePhysics]

negative capacitance 에 대한 영상은 만든 적이 없습니다.

[@류호석-s6l]

안녕하세요 혹시 4분경 finfet requirement 사진의 논문 제목좀 알수있을까요?

[@DevicePhysics]

영상에 논문 정보가 이미 있습니다.

[@류호석-s6l]

@@DevicePhysics 감사합니다!

[@냐냐냐-r4s]

안녕하세요 교수님 질문이 있습니다. 누설전류를 줄이게 되면 SS 값도 60mV 이하로 내려갈 수 있는 것인가요? 아니면 MOSFET에서 일어나는 Sub Ion current가 억제돼는것일까요..?
60mV 이하로 내려갈것이라고 생각은 드는데
강의를 듣고 있는데 뒤쪾에서 IFET, TFET등에서는 SS커브를 말씀하셨는데 FINFET쪽에서는 언급안하신것 같아서 궁금해서 여쭤봅니다..!
긴글 읽어주셔서 감사합니다!!

[@DevicePhysics]

이미 [기초반도체공학] 에서 SS 가 60mV/dec 이하로 내려갈수 없는 이유에 대해 배웠으니 다시 확인해보길 바랍니다.

[@이하-r6d]

감사합니다! 240509