oxide의 charge 하고는 상관 없습니다. 그냥 Vfb 가 음의 값을 가지는 상황에 대해 에너지밴드 다이어그램을 직접 그려보길 바랍니다. 그러면 왜 (-)전압에서 depletion region 이 형성되는지 바로 이해할 수 있을 것입니다. 전압의 극성은 전혀 중요하지 않으며, 상대적인 전위차가 중요합니다.
@@DevicePhysics Vfb 가 음의 값을 가지고, Vg가 Vfb와 가까운 경우(즉, Vg가 (-) 부호를 가지게 되는 경우, ex Vfb= -3V, Vg= -2V)에 대해 에너지밴드를 그려보면, Ef가 Ec와 가까워지기 때문에 에너지밴드의 기울기가 양수가 되게 그려지게 되고, 이에 -전하가 쌓이는 depletion region이 생긴다는 것을 확인할 수 있습니다. 하지만 전하 중성의 관점에서 접근한다면, -부호의 전압인 Vg를 걸어주게 되면(ex Vfb= -3V, Vg= -2V) Metal 쪽엔 -전하가 생성되게 되고, 이에 대응하여 p-si 쪽엔 +전하가 형성되어야 하는 것 아닌가요? depletion region이 생겨난다는 소리는 결국 p-si 쪽에도 -전하가 생성되었다는 이야기인데, 왜 이러한 모순이 발생하는 것인가요?
@@jkkj-l5r 이미 답을 하였듯이 극성이 중요한 것이 아니라 상대적인 전위차가 중요한 것입니다. 강의자료에서 (3) depletion 을 보면, 왼쪽 그림을 보면 VG 는 사실 gate 와 body 사이의 전위차를 의미합니다. 우리가 보통 body 는 접지에 연결하기 때문에 그냥 VG 라고 표현했지만, 정확히는 VGB (=VG-VB) 인 것입니다. 따라서 VG 가 양수/음수 인것은 전혀 중요하지 않습니다. VGB 가 VFB 와 VT 사이에 있는 상황이면, 강의자료 오른쪽과 같은 에너지밴드 다이어그램이 만들어지는 것이고, 그 때에 metal 쪽에는 +Qm, 실리콘쪽에는 -Qdep 이 형성되는 것입니다. 다시 말하면, 전자와 홀이 게이트 전압의 극성을 따라 이동하는 것이 아니라, 게이트와 바디 사이의 전위차에 따라 움직이는 것입니다. 강의에서는 이해를 쉽게 하기 위해서 극성을 이용해서 설명했지만, 실제로는 전위차에 의해 움직이는 것입니다.
교수님 강의로 덕분에 많이 배우고 있습니다! 혹시 22분 10초 마지막 슬라이드 Qacc 부분에서 Vg를 양의 값을 걸어주었음에도 Qacc가 양수가 나오는 이유가 있을까요?? Vg가 양수면 메탈쪽 charge가 양수가 되고 대응되는 silicon charge가 음수가 되야 할 것 같은데 양수가 나오는게 잘 이해되지 않습니다!
교수님 Vg 따른 전하량을 표현하는 여러 그래프에서 metal 쪽을 델타함수로 표현하는 이유가 carrier에 의한 전하량을 의미한다면, 어째서 Qinv를 표현하는 그래프에서는 델타함수가 아닌 depltion의 space charge에 의한 전하량 그래프처럼 표기가 되어있는건가요?
반도체공학 거의 포기하고있었는데 교수님의 좋은강의 덕분에 다시 마음잡고 공부하고 있습니다. 감사합니다! 다만 궁금한점이 있습니다. [8:13] surface 쪽에서의 hole농도를 구하는 식에서 q파이s의 부호가 왜 -가 되는지 모르겠습니다. accumulation 동작영역에서는 페르미레벨과 valence level이 가까운데 Ev에 q파이s를 빼면 페르미레벨과 더 멀어지는 값이 나오지않나요? 이해가 잘 되지않아 댓글 남깁니다 ..
교수님 늘 감사합니다. 면접을 준비하는데 큰 도움이 됩니다! 의문점이 하나 있어 댓글 남깁니다. 9:05 accumulation mode에서 ps 값을 구하는 식을 보면 p0 식의 EF- Ev가 -> EF - (EV-q파이S)로 변하는 것으로 보입니다. 그런데 EV 값에 q파이s를 빼준다면 결국 EF 값에서 빼는 값이 작아지는 것을 말하고 분자가 커지는 것을 의미하는 것으로 보입니다. 그럼 결국 accumulation 상태일 때 ps값이 작아지는 것을 의미하는데 이는 정성적인 해석과는 차이가 있어보입니다. EF - Ev가 EF - (EF+q파이s) 가 된다면 정성적인 해석과 같이 ps값이 증가한다고 생각되는데 혹시 제가 생각 못하고 있는 부분이 있다면 조언 부탁드립니다! 늘 감사합니다 교수님!
교수님 안녕하십니까 항상 좋은 강의 잘 참고하고 있습니다. 헷갈리는 부분이 있어 댓글 남깁니다. 1. Ideal MOS cap이라 가정하였을 때, Vg=0V에서 평형 상태라고 하면 flat band voltage가 0V인 것인가요? 2. Ideal mos cap에서 부호가 다른 같은 양의 gate voltage를 인가 했을때, |Qs|, 즉 semi conductor에 축적되는 전하량의 절댓값은 같은 것이 맞나요? 항상 좋은 강의 감사드립니다.
교수님 안녕하세요, 질문하나있습니다. 18:20에서 첫번째 gate voltage수식에서 두번째줄로 오며 workfunction차이는 Vfb가되고 Vox도 변환된 것은 알겠는데 surface potential의 경우 inversion을 가정하여 2pifp로 해주는 순간 좌변 Vg도 Vt가되어버리는게 아닌가 궁금합니다.
capacitance를 표기하는 것에 헷갈리는 게 있어 질문드립니다! V_ox = Q/C_ox 에서 substrate에 p-type을 사용했으므로, depletion region이 형성될 때는 그 곳에 모두 음이온만 남게 되므로, 편의상 Q=-Qs로 두는 것으로 이해했습니다. 음의 전압을 가해 hole을 accumulation시키면, 음이온이 아닌 hole이 Qs가 되므로 V = Q_acc / C_ox 로 써야할 것 같은데 왜 이때 역시, V = - Q_acc / C_ox로 작성하는 건가요?
교수님 좋은 강의 잘 듣고 있습니다. 14:00에서 (pi(s)=2*pi(f))인 시점, 즉 문턱전압을 구할때, surface에 hole과 비슷한 농도만큼의 전자가 존재합니다. 그런데 Vox 구할때 inversion charge는 고려안하고 depletion charge만 고려되는것인가요? pi(s)=2*pi(f)인 시점에서도 inversion charge가 depletion charge보다는 훨씬 적어서 그런것인가요?
사실 질문한대로, depletion mode 에서 게이트 전압이 점점 증가하면 inversion charge 들이 조금씩 생성되는게 맞습니다. 하지만 학부수준의 강의에서 다루는 모델은 가장 단순화된 MOSFET 모델로서, depletion mode 에서는 inversion charge 가 없다고 간주합니다. 즉 VG = VT 가 되는 시점에 inversion charge 가 갑자기 생성되는 것처럼 수식적으로는 표현해 줍니다.
교수님! 강의 잘 듣고 있습니다. 공부를 하다가 궁금한 점이 생겨서 질문드립니다. 지금까지는 Metal의 에너지밴드는 Ec, Ev, Ef가 붙어있다고 배웠는데 6:30 , 13:38 에서의 Metal은 Ev가 혼자 떨어져있습니다. 어떠한 이유로 Metal의 에너지밴드가 저렇게 그려지는지 궁금하여 댓글 남깁니다. 항상 좋은 강의 감사드립니다 :)
교수님 5:00 부분에 이렇게 이해하는게 맞을까요? MOS를 접합하면서 pi_ms만큼의 에너지가 oxide와 semiconductor 의 밴드를 휘게 만든다. 이 때 semiconductor 의 휘어진 에너지밴드를 수평하게 만드는 힘이 flatband voltage이고 semiconductor 의 에너지밴드가 수평해졌기 때문에 pi_s는 0이 된다. 여기서 mos 에너지밴드를 보면 아직 oxide층은 휘어짐이 남아있는데 이것은 oxide 내부의 전하 때문에 생기는 것이다. V_ox 가 0이라고 한 이유는 oxide 내부에 전하가 없다고 가정했기 때문이고 사실은 V_ox가 존재해서 pi_ms의 크기보다 flatband voltage의 크기가 작다.
@@DevicePhysics flatband voltage = pi_ms라면 oxide와 semiconductor의 에너지밴드가 둘 다 수평이 되어야 할 것 같습니다 그런데 에너지밴드를 보면 semiconductor 부분만 수평하고 oxide에는 아직 휘어짐이 남아있는것이 사실 oxide 내에 전하가 존재하기 때문인것이 맞나요? 추가로 그냥 직관적으로 생각해 봤을 때 저 flatband 상황에서 oxide 의 에너지밴드까지 수평하게 만드려고 전압을 더 가해서 pi_ms의 전압에 도달한다고 하면 oxide의 에너지밴드가 수평해지려고 하면서 동시에 semiconductor 의 에너지밴드는 수평상태가 깨지게 될것같은데 맞을까요? 그냥 동시에 수평하게 만드는게 가능한건지 궁금해서 여쭤봅니다
교수님은 저의 구원자이자 신입니다 항상 감사합니다 10:25 초부터 질문이 있습니다. 항상 궁금하던 점이고 기초적인 부분인것 같은데 어디에 나와있는지 따로 찾을수가 없어서 여쭤봅니다 게이트에 +전압이 걸리므로 surface 쪽에서 hole carrier들이 밀려나가는 것 까지는 이해 하겠습니다. 그런데 hole 들이 밀려나가고 그 남은 자리에는 fixed charge (음전하) 가 남는것으로 알고 있습니다. 이때 -charge가 있는데 어째서 이 영역을 depletion region으로 보는 것인지 궁금합니다! 그리고 저 fixed charge (음전하) 는 electron 이 아닌걸로 알고 있었는데 제가 제대로 알고 있는것인지 궁금합니다!
[물리전자공학]에서 이미 배운 내용이니 복습 바랍니다. 그리고 이미 pn접합이나 ms접합에서도 동일한 상황이 발생하여 설명하였으므로 참고 바랍니다. fixed charge 는 dopant 의 원자핵이 만들어내는 전하입니다. 즉, dopant 의 원자핵이 hole 들을 잃게 되면서, 남은 dopant 원자핵이 (-) 전하를 띄게 되는 것입니다. depletion region 의 의미도 잘못 알고 있는 것 같습니다. depletion region 의 의미는 mobile carrier 가 없는 영역을 뜻합니다.
강의에서 설명했듯이, 에너지밴드가 평평하기 때문에 실리콘 내부에 전기장이 존재하지 않습니다. 즉, 전체적으로 중성을 띄고 있는 상태입니다. 다른 동작모드에서는 에너지밴드가 휘어지게 됩니다. 따라서 실리콘 내부에 전기장이 존재하며, 이는 어떠한 전하량이 존재함을 의미합니다.
교수님 좋은 강의 감사드립니다. 8:10 에서 궁금한 점이 있습니다. accumulation 모드일 때 gate에 더 센 음전압이 가해지면 surface potential은 (절대값이 아주 작은) 음전압 맞나요? 물론 절대값이 아주 작기 때문에 0으로 간주하는 것으로 이해했습니다.
교수님 항상 좋은 강의 잘 듣고 있습니다. 다름이 아니라, 만약 substrate가 intrinsic한 Si인 경우에 대해 의문이 생겨 질문 드립니다. Vg > 0 인 경우, Si 표면으로 전자가 이동하여 n-type의 Si이 될 것이며, Vg < 0 인 경우, 반대의 경우로 p-type의 Si가 될 것이라고 생각이 듭니다. 그렇다면 intrinsic한 Si의 MOS 구조라면 동작모드를 어떻게 결정해야 하는지 궁금합니다.
동작모드라는 것이 정의되지 않습니다. intrinsic Si 에는 depletion region 이 생기지 않으므로 depletion mode 는 없습니다. 그리고 bulk 쪽 majority 캐리어의 농도라는 것 자체가 정의가 될 수 없으므로 inversion 이란 것도 정의되지 않습니다. 따라서 게이트 전압에 따라 전자가 축적되거나 홀이 축적되는 상황만 존재합니다.
7:42 에서 Hole의 농도를 Ef Ev level만이 아닌 Surface potential까지 고려하는 이유가 뭔가요 ㅠㅠ 여기서 쓰인 Ev는 accumulation 쪽에서의 Ev 값이 아니라 bulk 쪽에서의 Ev라 surface potential을 반영시켜준 건가요?
교수님 궁금한 점이 생겨 한가지만 여쭤보겠습니다 !! 너무 기초적인 내용이지만 제가 생각한게 맞는지 궁금하여 문의드립니다. 게이트에 상대적으로 저전위(음의전압)를 가하게 되면 전자가 게이트 쪽으로 몰리게 되고 따라서 게이트 자체가 음의 전하를 갖게 되는 것인지 궁금합니다.. 틀렸다면 게이트에 음의전압을 가해줬을때 게이트 자체가 무슨 과정으로 음의 전하를 갖게되는지 궁금합니다.
궁금한게 이게 맞나 모르겠는데 아무튼, 게이트에 음의 전압을 인가하는 행위는 음의 전압을 만들 수 있는 전원 소스에 게이트를 연결한다는 뜻입니다. 전원 소스라는 것 자체가 항상 기준점(접지) 보다 음의 전위차를 일정하게 만들어내는 장치이므로, 게이트도 음의 전하로 대전됩니다. 전자가 게이트쪽으로 몰리는 게 아닙니다.
안녕하십니까 교수님! 항상 좋은 강의 감사드립니다! 07:38 에서 질문이 하나 있습니다. ps식에서 exponential안의 분자항에 관한 질문입니다. 강의자료에는 EF-(EV-q*pis)라고 적혀있는데 EF-EV-q*pis아닌가요? 경계면 부근의 band diagram을 보면 EF level이 EV level보다는 높기 때문이라고 생각했습니다!
@@DevicePhysics 답변 정말 감사합니다 교수님! 말끔하게 궁금증이 해결되었습니다! 추가로, 11:10에서 Q값에 대한 식을 -q*Na*xd이라고 하셨는데 전하"량"을 구하기 위해서는 식에서 면적(yz평면) 요소가 빠진 것 같은데 이것은 왜 고려를 안 해주시는 건가요?
surface potential Фs 의 절대값이 0 이 됩니다. 하지만 변화량이 0 이라고 생각해도 결론은 똑같습니다. flat band 상태에서, VG 가 VFB 보다 작아지게 되면 (VG < VFB), accumulation mode 로 바뀌게 됩니다. flat band 상태일 때 이미 Фs = 0 이었고, accumulation mode 로 바뀌게 되면 강의에서 설명하였듯이 Фs 가 거의 변하지 않아도 되기 때문에 (ΔФs ~ 0), 결과적으로 accumulation mode 에서도 Фs ~ 0 이 됩니다.
교수님 안녕하세요. 유익한 강의 잘 듣고있습니다. 감사합니다. 최근 문턱전압 이하에서 발생하는 누설전류에 대한 궁금증이 생겨 C-V특성부터 특성방정식까지 복습하고 있는 과정에서 궁금한 점이 생겼습니다. 대부분의 트랜지스터에서 누설 전류는 어쩔수 없이 발생한다는 얘기를 들은적이 있습니다. 숏채널에 대해서는 다양한 현상에 의해 발생한다는 것을 덕분에 알게되었는데, 기본적인 Planar 구조의 소자의 채널의 길이가 1um 부근에서 누설전류가 발생하는 것은 소스 드레인 전압에 의한 바디영역에서의(동작영역의 범위를 벗어난) 전하들의 이동이 주가 되는 것으로 생각하면 되는건가요? 혹은 depletion 영역에서 일부 유도되는 전자에 의해 발생하는 것으로 보면 될까요? 만약 후자라면 오히려 유전체 두께를 줄일수록 더 많은 전자가 유도되어 문턱전압 이전에 전자에 의해 흐르는 누설전류가 증가할 수 있지 않은건가요?
1. 누설전류가 발생하는 영역은 둘 다 입니다. depletion 영역, 바디 영역 모두 입니다. 2. depletion region 을 통해 누설전류가 발생하는 현상을 punchthrough 라 합니다. 자세한 내용은 [고급소자물리|3.2] 강의를 참고 바랍니다. 3. 다만 depletion region 유도되는 전자라는게 무슨 뜻인가요? inversion charge 를 말하는 것인가요? subthreshold 영역에서 생성되는 inversion charge 에 의한 전류는 누설전류라고 보기 보다는, 주된 드레인 전류가 증가로 보아야 합니다.
@@DevicePhysics 답변 정말 감사합니다. 특히 3번에서 잘못알고 있던 부분들이 고쳐진것 같습니다. 죄송하지만 한가지 질문을 더 드려도 될까요? Depletion 모드에서 형성된 depletion 영역은 소스 드레인 영역과 기판이 만나면서 생기는 depletion 영역과 합처져서 펀치스루와 Characteristic length 를 결정 하는 Wdep를 형성한다고 이해하면되는 걸까요?
@@koki-tj6uf 1. punchthrough 현상은 특별한 상황입니다. 그리고 punchthrough 가 발생하면 누설전류가 매우 커지기 때문에 이를 막기 위한 추가적인 도핑을 하기 때문에, 결과적으로는 거의 발생하지 않는 상황입니다. 2. 따라서 우리가 Wdep 라고 말하는 영역은 게이트전압에 주로 만들어지며, 드레인 전압에 약간 영향을 받는 상황이 일반적인 상황입니다.
![[기초반도체공학|4.5] MOS : #C-V #capacitance-voltage #주파수영향](http://i.ytimg.com/vi/wEATl-AY6Xg/mqdefault.jpg)
![[기초반도체공학|4.5] MOS : #C-V #capacitance-voltage #주파수영향](/img/tr.png)
![[기초반도체공학|4.1] MOS : #정성적해석 #에너지밴드 다이어그램 #3가지 동작모드 #accumulation #depletion #inversion](http://i.ytimg.com/vi/BsRCt86GFQA/mqdefault.jpg)
![[기초반도체공학|4.2] MOS : #파라미터들 #surface potential #threshold voltage #work function difference](http://i.ytimg.com/vi/7x8BOPh1NBc/mqdefault.jpg)
![ATEEZ(에이티즈) - [GOLDEN HOUR : Part.2] Preview](http://i.ytimg.com/vi/X4PfgRPBUVo/mqdefault.jpg)
너무 도움이 되었습니다. 감사합니다.
좋은 강의 감사합니다!
꼭 복습하겠습니당
정말 쉽게 가르쳐주시는 강의가 있어 정말 감사합니다
좋은 강의 감사드립니다
큰 도움이 됐습니다!
교수님 언제나 좋은 강의 감사합니다.
다름이 아니라 (3) depletion부분에 관해 질문이 하나 있습니다. depletion의 경우, Vfb
oxide의 charge 하고는 상관 없습니다.
그냥 Vfb 가 음의 값을 가지는 상황에 대해 에너지밴드 다이어그램을 직접 그려보길 바랍니다. 그러면 왜 (-)전압에서 depletion region 이 형성되는지 바로 이해할 수 있을 것입니다. 전압의 극성은 전혀 중요하지 않으며, 상대적인 전위차가 중요합니다.
@@DevicePhysics Vfb 가 음의 값을 가지고, Vg가 Vfb와 가까운 경우(즉, Vg가 (-) 부호를 가지게 되는 경우, ex Vfb= -3V, Vg= -2V)에 대해 에너지밴드를 그려보면, Ef가 Ec와 가까워지기 때문에 에너지밴드의 기울기가 양수가 되게 그려지게 되고, 이에 -전하가 쌓이는 depletion region이 생긴다는 것을 확인할 수 있습니다.
하지만 전하 중성의 관점에서 접근한다면, -부호의 전압인 Vg를 걸어주게 되면(ex Vfb= -3V, Vg= -2V) Metal 쪽엔 -전하가 생성되게 되고, 이에 대응하여 p-si 쪽엔 +전하가 형성되어야 하는 것 아닌가요? depletion region이 생겨난다는 소리는 결국 p-si 쪽에도 -전하가 생성되었다는 이야기인데, 왜 이러한 모순이 발생하는 것인가요?
@@jkkj-l5r 이미 답을 하였듯이 극성이 중요한 것이 아니라 상대적인 전위차가 중요한 것입니다.
강의자료에서 (3) depletion 을 보면, 왼쪽 그림을 보면 VG 는 사실 gate 와 body 사이의 전위차를 의미합니다. 우리가 보통 body 는 접지에 연결하기 때문에 그냥 VG 라고 표현했지만, 정확히는 VGB (=VG-VB) 인 것입니다.
따라서 VG 가 양수/음수 인것은 전혀 중요하지 않습니다. VGB 가 VFB 와 VT 사이에 있는 상황이면, 강의자료 오른쪽과 같은 에너지밴드 다이어그램이 만들어지는 것이고, 그 때에 metal 쪽에는 +Qm, 실리콘쪽에는 -Qdep 이 형성되는 것입니다.
다시 말하면, 전자와 홀이 게이트 전압의 극성을 따라 이동하는 것이 아니라, 게이트와 바디 사이의 전위차에 따라 움직이는 것입니다. 강의에서는 이해를 쉽게 하기 위해서 극성을 이용해서 설명했지만, 실제로는 전위차에 의해 움직이는 것입니다.
교수님 강의로 덕분에 많이 배우고 있습니다! 혹시 22분 10초 마지막 슬라이드 Qacc 부분에서 Vg를 양의 값을 걸어주었음에도 Qacc가 양수가 나오는 이유가 있을까요?? Vg가 양수면 메탈쪽 charge가 양수가 되고 대응되는 silicon charge가 음수가 되야 할 것 같은데 양수가 나오는게 잘 이해되지 않습니다!
강의에서는 이해를 쉽게 하기 위해서 Vg 의 극성에 따라 모드가 바뀌는 것으로 설명을 하였지만, 실제로는 Vg 와 모드는 전혀 상관이 없습니다.
즉 Vg 가 양수이든 음수이든 상관없이, Vg
안녕하세요 교수님 질문이 있습니다
축적층과 공핍영역 동작에 대해서 물리적으로는 이해했고 수식적으로도 이해했는데 만약 문제에서 커패시턴스의 변화양상을 물어본다면 어떻게 답을 해야할까요? 수식만 봐서는 감이 안와서 질문드립니다
감사합니다.
@@dksfjgy329 커패시턴스에 대한 내용은 다음 강의에 있습니다.
교수님 Vg 따른 전하량을 표현하는 여러 그래프에서 metal 쪽을 델타함수로 표현하는 이유가 carrier에 의한 전하량을 의미한다면, 어째서 Qinv를 표현하는 그래프에서는 델타함수가 아닌 depltion의 space charge에 의한 전하량 그래프처럼 표기가 되어있는건가요?
1. 금속에는 표면에만 전하가 존재할 수 있습니다(전자기학 과목에서 배웁니다). 따라서 전하가 모인층의 두께가 없다는 의미에서 델타함수처럼 표현 했습니다.
2. Qinv은 매우 얇긴 하지만 두께가 있습니다. 그래서 사각형으로 표현한 것입니다.
반도체공학 거의 포기하고있었는데 교수님의 좋은강의 덕분에 다시 마음잡고 공부하고 있습니다. 감사합니다!
다만 궁금한점이 있습니다.
[8:13] surface 쪽에서의 hole농도를 구하는 식에서 q파이s의 부호가 왜 -가 되는지 모르겠습니다.
accumulation 동작영역에서는 페르미레벨과 valence level이 가까운데 Ev에 q파이s를 빼면 페르미레벨과 더 멀어지는 값이 나오지않나요?
이해가 잘 되지않아 댓글 남깁니다 ..
[기초반도체공학|4.2] 에서 surface potential 을 정의한 기준 때문에 여기서는 파이s 가 음수입니다.
@@DevicePhysics 이해됐습니다! 감사합니다
6:04초 accumulation일때 조건은 VG>VFB여야 하지 않나요? 평탄대에서 O와 S사이에 더 정공이 모일려면 -전압을 Metal에 더 세게 가해줘야 되지 않나 생각해서 유추해본 겁니다...물론GPT의 도움도 받았어욬ㅋㅋ
(-)전압을 가해주는건 맞습니다. 그래야 하기 때문에 VFB 보다 더 음의 전압쪽으로 게이트전압을 인가해야 하므로, VG < VFB 가 되는 것입니다.
교수님 늘 감사합니다. 면접을 준비하는데 큰 도움이 됩니다!
의문점이 하나 있어 댓글 남깁니다.
9:05
accumulation mode에서 ps 값을 구하는 식을 보면 p0 식의 EF- Ev가 -> EF - (EV-q파이S)로 변하는 것으로 보입니다.
그런데 EV 값에 q파이s를 빼준다면 결국 EF 값에서 빼는 값이 작아지는 것을 말하고 분자가 커지는 것을 의미하는 것으로 보입니다.
그럼 결국 accumulation 상태일 때 ps값이 작아지는 것을 의미하는데 이는 정성적인 해석과는 차이가 있어보입니다.
EF - Ev가 EF - (EF+q파이s) 가 된다면 정성적인 해석과 같이 ps값이 증가한다고 생각되는데 혹시 제가 생각 못하고 있는 부분이 있다면 조언 부탁드립니다!
늘 감사합니다 교수님!
지금 여기서는 Φs 가 음수 입니다.
그 이유는 [기초반도체공학|4.2] 에서 Φs 를 정의한 기준 때문에 그렇습니다.
@@DevicePhysics 아..! 밴드 휘어짐 방향을 확인 못했네요 알려주셔 감사합니다!
교수님 안녕하십니까 항상 좋은 강의 잘 참고하고 있습니다. 헷갈리는 부분이 있어 댓글 남깁니다.
1. Ideal MOS cap이라 가정하였을 때, Vg=0V에서 평형 상태라고 하면 flat band voltage가 0V인 것인가요?
2. Ideal mos cap에서 부호가 다른 같은 양의 gate voltage를 인가 했을때, |Qs|, 즉 semi conductor에 축적되는 전하량의 절댓값은 같은 것이 맞나요?
항상 좋은 강의 감사드립니다.
1. 평형상태라는것이 무엇을 말하는 것인가요?
2. 아닙니다. 강의를 다시 이해해보길 바랍니다.
@@DevicePhysics
답글 감사드립니다.
1번에서의 평형은 교재 p.277의 fig.6-12 (a)에서 표기되어 있는 equilibrium에 대한 질문입니다.
@@이상윤-l6g 교재가 제가 강의에서 사용한게 맞나요?
@@DevicePhysics 다른 교재였는데 착오가 있었네요...죄송합니다
혹시 괜찮으시다면 메일로 여쭤봐도 될까요?
교수님 안녕하세요, 질문하나있습니다. 18:20에서 첫번째 gate voltage수식에서 두번째줄로 오며 workfunction차이는 Vfb가되고 Vox도 변환된 것은 알겠는데 surface potential의 경우 inversion을 가정하여 2pifp로 해주는 순간 좌변 Vg도 Vt가되어버리는게 아닌가 궁금합니다.
다시 한번 강의를 이해해보길 바랍니다.
strong inversion (VG > VT) 이며, 그래서 Qinv 이 추가된 상황입니다.
교수님 5:42 내용과 관련하여 질문이 있어 댓글 남깁니다!
결국 flat band voltage를 가하면 oxide와 si 둘다 flat해져야 되는 게 아닌가요? 그림에는 oxide가 flat 하지 않고 기울어져 있어서 질문드립니다!
이미 강의에서 설명 했듯이, 원래는 oxide 내부에 charge 가 있기 때문에 oxide band 가 휘어진 것입니다.
capacitance를 표기하는 것에 헷갈리는 게 있어 질문드립니다!
V_ox = Q/C_ox 에서 substrate에 p-type을 사용했으므로, depletion region이 형성될 때는 그 곳에 모두 음이온만 남게 되므로, 편의상 Q=-Qs로 두는 것으로 이해했습니다. 음의 전압을 가해 hole을 accumulation시키면, 음이온이 아닌 hole이 Qs가 되므로 V = Q_acc / C_ox 로 써야할 것 같은데 왜 이때 역시, V = - Q_acc / C_ox로 작성하는 건가요?
이해를 쉽게 하기 위해 MOS 의 기본 식은 변하지 않고 유지가 되는 것으로 강의에서 설명하였습니다. 따라서 Qs 값의 부호를 동작모드에 따라 적절히 바꿔주기만 하면 됩니다.
@@DevicePhysics 명쾌한 답변 감사 드립니다 :D
교수님 좋은 강의 잘 듣고 있습니다. 14:00에서 (pi(s)=2*pi(f))인 시점, 즉 문턱전압을 구할때, surface에 hole과 비슷한 농도만큼의 전자가 존재합니다. 그런데 Vox 구할때 inversion charge는 고려안하고 depletion charge만 고려되는것인가요? pi(s)=2*pi(f)인 시점에서도 inversion charge가 depletion charge보다는 훨씬 적어서 그런것인가요?
사실 질문한대로, depletion mode 에서 게이트 전압이 점점 증가하면 inversion charge 들이 조금씩 생성되는게 맞습니다.
하지만 학부수준의 강의에서 다루는 모델은 가장 단순화된 MOSFET 모델로서, depletion mode 에서는 inversion charge 가 없다고 간주합니다.
즉 VG = VT 가 되는 시점에 inversion charge 가 갑자기 생성되는 것처럼 수식적으로는 표현해 줍니다.
교수님! 강의 잘 듣고 있습니다.
공부를 하다가 궁금한 점이 생겨서 질문드립니다.
지금까지는 Metal의 에너지밴드는 Ec, Ev, Ef가 붙어있다고 배웠는데 6:30 , 13:38 에서의 Metal은 Ev가 혼자 떨어져있습니다.
어떠한 이유로 Metal의 에너지밴드가 저렇게 그려지는지 궁금하여 댓글 남깁니다.
항상 좋은 강의 감사드립니다 :)
금속이 아니라 높은농도로 도핑된 실리콘이 게이트라고 가정하고 그려진 에너지밴드 입니다.
답변 감사합니다!
교수님 5:00 부분에 이렇게 이해하는게 맞을까요?
MOS를 접합하면서 pi_ms만큼의 에너지가 oxide와 semiconductor 의 밴드를 휘게 만든다.
이 때 semiconductor 의 휘어진 에너지밴드를 수평하게 만드는 힘이 flatband voltage이고 semiconductor 의 에너지밴드가 수평해졌기 때문에 pi_s는 0이 된다.
여기서 mos 에너지밴드를 보면 아직 oxide층은 휘어짐이 남아있는데 이것은 oxide 내부의 전하 때문에 생기는 것이다.
V_ox 가 0이라고 한 이유는 oxide 내부에 전하가 없다고 가정했기 때문이고 사실은 V_ox가 존재해서 pi_ms의 크기보다 flatband voltage의 크기가 작다.
구체적으로 이해가 안되는 부분을 질문 바랍니다. 댓글로부터 맞게 이해하고 있는지를 정확히 파악하는것은 어렵습니다.
@@DevicePhysics flatband voltage = pi_ms라면 oxide와 semiconductor의 에너지밴드가 둘 다 수평이 되어야 할 것 같습니다
그런데 에너지밴드를 보면 semiconductor 부분만 수평하고 oxide에는 아직 휘어짐이 남아있는것이 사실 oxide 내에 전하가 존재하기 때문인것이 맞나요?
추가로 그냥 직관적으로 생각해 봤을 때 저 flatband 상황에서 oxide 의 에너지밴드까지 수평하게 만드려고 전압을 더 가해서 pi_ms의 전압에 도달한다고 하면 oxide의 에너지밴드가 수평해지려고 하면서 동시에 semiconductor 의 에너지밴드는 수평상태가 깨지게 될것같은데 맞을까요? 그냥 동시에 수평하게 만드는게 가능한건지 궁금해서 여쭤봅니다
@@nmnmnmn7670 둘다 맞습니다.
교수님은 저의 구원자이자 신입니다 항상 감사합니다
10:25 초부터 질문이 있습니다. 항상 궁금하던 점이고 기초적인 부분인것 같은데 어디에 나와있는지 따로 찾을수가 없어서 여쭤봅니다
게이트에 +전압이 걸리므로 surface 쪽에서 hole carrier들이 밀려나가는 것 까지는 이해 하겠습니다. 그런데 hole 들이 밀려나가고 그 남은 자리에는 fixed charge (음전하) 가 남는것으로 알고 있습니다. 이때 -charge가 있는데 어째서 이 영역을 depletion region으로 보는 것인지 궁금합니다!
그리고 저 fixed charge (음전하) 는 electron 이 아닌걸로 알고 있었는데 제가 제대로 알고 있는것인지 궁금합니다!
[물리전자공학]에서 이미 배운 내용이니 복습 바랍니다. 그리고 이미 pn접합이나 ms접합에서도 동일한 상황이 발생하여 설명하였으므로 참고 바랍니다.
fixed charge 는 dopant 의 원자핵이 만들어내는 전하입니다. 즉, dopant 의 원자핵이 hole 들을 잃게 되면서, 남은 dopant 원자핵이 (-) 전하를 띄게 되는 것입니다.
depletion region 의 의미도 잘못 알고 있는 것 같습니다. depletion region 의 의미는 mobile carrier 가 없는 영역을 뜻합니다.
안녕하세요 교수님, 좋은 강의 항상 감사하게 생각하고 있습니다. 강의를 듣다 4:13에 Vox = 0인 이유가 Ef가 평행하기 때문이라고 하셨는데요. Ef는 그 값이 일정해서 Vg와 관계없이 평행하고 Efi가 변하는 거 아닌가요..? 헷갈려서 질문 남깁니다!
제가 부정확하게 설명했네요. 밴드가 휘어져있지 않기 때문에 Qs 가 0 이므로 Vox = 0 인 것입니다.
Vfb상황에서의 Q를 유도할 때 Ef가 평평하므로 전기장이 형성되지 않아 Q가0임을 이해하였는데 다른 동작모드에서도 Ef는 항상 기울어지지 않고 평평하나 전하를 가지는 것으로 해석하는 이유에 대해 질문드립니다
강의에서 설명했듯이, 에너지밴드가 평평하기 때문에 실리콘 내부에 전기장이 존재하지 않습니다. 즉, 전체적으로 중성을 띄고 있는 상태입니다.
다른 동작모드에서는 에너지밴드가 휘어지게 됩니다. 따라서 실리콘 내부에 전기장이 존재하며, 이는 어떠한 전하량이 존재함을 의미합니다.
넵! 답변 너무 감사드립니다! 추가로 혹시 모든 동작모드에서 Ef는 왜 휘어지지 않고 항상 직선형태인지도 알 수 있을까요?
(Ef가 휘어진 경우가 있을지도 여쭙습니다)
3:30 이 부분에서 에너지 밴드가 아닌 페르미레벨이 수평하여 전기장이 형성되지 않는 것으로 설명해주셨는데, 페르미 준위가 아닌 에너지밴드의 휘어짐으로 전기장 유무를 판단해야 하는 것 아닌지도 질문드립니다. 정말 감사드립니다!
@@배부른소크라테스-v2g [기초반도체공학4.1] 강의에서 이미 설명했습니다. MOS 에서는 전류가 흐르지 않기 때문에 Ef 가 수평하게 유지 됩니다.
@@배부른소크라테스-v2g 제가 실수했네요. 에너지밴드가 수평하기 때문에 E-field = 0 인 상황입니다.
교수님 좋은 강의 감사드립니다.
8:10 에서 궁금한 점이 있습니다. accumulation 모드일 때 gate에 더 센 음전압이 가해지면 surface potential은 (절대값이 아주 작은) 음전압 맞나요? 물론 절대값이 아주 작기 때문에 0으로 간주하는 것으로 이해했습니다.
네 음전압이 맞습니다.
거의 0으로 간주한다고 설명하였지만, 실제로는 점점 더 큰 음의 게이트전압을 가하면, surface potential 은 음의값으로 조금씩 커집니다.
교수님 항상 좋은 강의 잘 듣고 있습니다.
다름이 아니라, 만약 substrate가 intrinsic한 Si인 경우에 대해 의문이 생겨 질문 드립니다.
Vg > 0 인 경우, Si 표면으로 전자가 이동하여 n-type의 Si이 될 것이며,
Vg < 0 인 경우, 반대의 경우로 p-type의 Si가 될 것이라고 생각이 듭니다.
그렇다면 intrinsic한 Si의 MOS 구조라면 동작모드를 어떻게 결정해야 하는지 궁금합니다.
동작모드라는 것이 정의되지 않습니다.
intrinsic Si 에는 depletion region 이 생기지 않으므로 depletion mode 는 없습니다. 그리고 bulk 쪽 majority 캐리어의 농도라는 것 자체가 정의가 될 수 없으므로 inversion 이란 것도 정의되지 않습니다.
따라서 게이트 전압에 따라 전자가 축적되거나 홀이 축적되는 상황만 존재합니다.
@@DevicePhysics 답변 감사합니다.
그렇다면 inversion도 정의되지 않고, bulk부분의 바디포텐셜 또한 정의할 수 없기때문에
threshold voltage도 정의할 수 없다고 이해하면 맞을까요 ?
네 맞습니다.
교수님 혹시 Back-Gate 구조의 TFT 소자가 Accumulation 모드에서 전류가 흐를 때 채널 위쪽에 depletion region이 형성될까요?
accumulation mode 에 대해 이해하고 있다면 자동적으로 답이 나오는 질문입니다. 강의를 다시 이해해보길 바랍니다.
7:42 에서
Hole의 농도를 Ef Ev level만이 아닌
Surface potential까지 고려하는 이유가 뭔가요 ㅠㅠ
여기서 쓰인 Ev는 accumulation 쪽에서의 Ev 값이 아니라 bulk 쪽에서의 Ev라 surface potential을 반영시켜준 건가요?
surface 에서의 홀의 농도를 구하는 식이기 때문입니다.
교수님 궁금한 점이 생겨 한가지만 여쭤보겠습니다 !!
너무 기초적인 내용이지만 제가 생각한게 맞는지 궁금하여 문의드립니다.
게이트에 상대적으로 저전위(음의전압)를 가하게 되면 전자가 게이트 쪽으로 몰리게 되고 따라서 게이트 자체가 음의 전하를 갖게 되는 것인지 궁금합니다..
틀렸다면 게이트에 음의전압을 가해줬을때 게이트 자체가 무슨 과정으로 음의 전하를 갖게되는지 궁금합니다.
궁금한게 이게 맞나 모르겠는데 아무튼, 게이트에 음의 전압을 인가하는 행위는 음의 전압을 만들 수 있는 전원 소스에 게이트를 연결한다는 뜻입니다. 전원 소스라는 것 자체가 항상 기준점(접지) 보다 음의 전위차를 일정하게 만들어내는 장치이므로, 게이트도 음의 전하로 대전됩니다. 전자가 게이트쪽으로 몰리는 게 아닙니다.
안녕하세요 교수님 mos의 에너지 밴드를 그릴때 p-sub이면 실리콘의 일함수가 메탈의 일함수보다 무조건 작아야하고, n-sub이면 실리콘의 일함수가 메탈의 일함수보다 무조건 커야하는건가요? 반대도 성립하나요?
아닙니다. [기초반도체공학|4.1]에서 이미 설명했듯이, 메탈의 일함수는 물질에 따라 결정됩니다. 그리고 실리콘의 일함수는 도핑농도에 의해 결정됩니다. 따라서 어떤 메탈물질을 쓰고 어떤 도핑농도이냐에 따라 여러 경우가 발생하게 됩니다.
하나만 더 여쭤보려고 하는데 5:47 에서 Vg
@@smkfucmx2839 정확히는 Vfb를 기준으로 판단하는 것이 맞는데, 이해를 쉽게 하기 위해 강의에서는 극성으로 판단하는 것으로 설명했습니다. 즉, Vfb가 양의 값이든 음의 값이든 전혀 상관 없습니다.
안녕하세요. 교수님 좋은 강의 감사합니다.
7분36초 때에 Pbulk Ps 식은 Vg가 인가되어 열평형 상태는 아니지만 quasi 페르미레벨이기때문에 쓸 수 있는 건가요?
네 맞습니다. quasi-equilibrium 상태로 간주한 것입니다.
강의 잘 들었습니다!
그런데 Accumulation mode에서 왜 on-state로 동작하는 소자는 만들지 않는건가요? TFT의 경우에는 ACCUMULATION 상태에서 on-state로 구동하는데 MOSFET은 그렇지 않는이유가 궁금합니다.
TFT 에서 accumulation 으로 동작시키는 이유는, inversion 을 시킬만한 캐리어를 모으기가 어렵기 때문에 어쩔 수 없이 사용하는 방식입니다. inversion 대비 accumulation 으로 동작시킬 때 얻을 수 있는 특별한 장점은 없습니다.
@@DevicePhysics 답변 감사드립니다! 항상 좋은 강의 제공해주셔서 감사드립니다!!
안녕하십니까 교수님! 항상 좋은 강의 감사드립니다! 07:38 에서 질문이 하나 있습니다. ps식에서 exponential안의 분자항에 관한 질문입니다. 강의자료에는 EF-(EV-q*pis)라고 적혀있는데 EF-EV-q*pis아닌가요? 경계면 부근의 band diagram을 보면 EF level이 EV level보다는 높기 때문이라고 생각했습니다!
surface potential 이 음의값이기 때문에 그렇게 표현한것입니다.
@@DevicePhysics 답변 정말 감사합니다 교수님! 말끔하게 궁금증이 해결되었습니다!
추가로, 11:10에서 Q값에 대한 식을 -q*Na*xd이라고 하셨는데 전하"량"을 구하기 위해서는 식에서 면적(yz평면) 요소가 빠진 것 같은데 이것은 왜 고려를 안 해주시는 건가요?
@@잠자는신생아 z방향(화면에 수직한 방향)으로는 MOS의 구조적인 차이가 없습니다. 따라서 본 강의에서는 (그리고 일반적인 반도체 교재들 모두), '전하량' 이라고 지칭하는 값들은 단위면적당 전하량 [C/cm^2] 을 의미하고 있는 것입니다.
마지막 si 내부 charge density 그래프는 p type si 기준인건가요? N type이면 x축에 대칭인 그래프가 형성되는지 궁금합니다
네 맞습니다. n type은 극성만 반대로 생각하면 됩니다.
넵 좋은 강의 감사합니다 교수님
안녕하세요 교수님. 5:01에서 oxide 내에 실제로 Charge가 있다고 하셨는데, 그로 인해서 위에 MOS Band 그래프에서 Oxide 부분 Band가 약간 휘어져있게 그리는건가요??
네 맞습니다. flatband 상태에서 oxide 내부에 charge가 없다면 oxide의 밴드도 평평하게 그려져야 합니다.
안녕하세요 교수님 07:38에서 pis를 음의 값이여서 분자항이 EF-(EV-q*pis)인것 같은데 pis의 값이 음수인것을 어떻게 아나요..? 무엇이 기준인지 모르겠습니다..
[기초반도체공학|4.2] 에서 surface potential 을 정의했으니, 다시 한번 확인해보길 바랍니다.
11:01 에서 질문있습니다!
왜 metal측에 +전압을 인가하면 에너지밴드가 내려가나요??
그 부분은 [물리전자공학]에서 이미 배운 내용이니 복습해보길 바랍니다.
9:06에서 Surface potential이 0이라기보다 Surface potential의 변화량이 0이라고 이해하면 될까요??
문맥 상 변화량이 0인 것 같은데, 그냥 애초에 Surface potential이 작은 값이어서 최종 Gate Voltage 식에서도 0으로 간주하는걸로 이해해도 괜찮을까요?
surface potential Фs 의 절대값이 0 이 됩니다. 하지만 변화량이 0 이라고 생각해도 결론은 똑같습니다.
flat band 상태에서, VG 가 VFB 보다 작아지게 되면 (VG < VFB), accumulation mode 로 바뀌게 됩니다.
flat band 상태일 때 이미 Фs = 0 이었고, accumulation mode 로 바뀌게 되면 강의에서 설명하였듯이 Фs 가 거의 변하지 않아도 되기 때문에 (ΔФs ~ 0), 결과적으로 accumulation mode 에서도 Фs ~ 0 이 됩니다.
교수님 안녕하세요. 좋은 강의 감사드립니다.
전 강의에서 Vox가 oxide쪽에서의 bandbanding이라 하셨는데 flat band에서 Vox가 0인 이유가 oxide에서도 bandbanding이 없어서 0이라고 생각해도 되는지 여쭤보고 싶습니다. 감사합니다
질문이 무슨 뜻인지 모르겠습니다.
Vox = oxide 양단에 걸리는 전압 = 에너지밴드 다이어그램에서 oxide 밴드의 휘어짐 입니다.
3:03
2:54
교수님 안녕하세요. 유익한 강의 잘 듣고있습니다. 감사합니다.
최근 문턱전압 이하에서 발생하는 누설전류에 대한 궁금증이 생겨 C-V특성부터 특성방정식까지 복습하고 있는 과정에서 궁금한 점이 생겼습니다.
대부분의 트랜지스터에서 누설 전류는 어쩔수 없이 발생한다는 얘기를 들은적이 있습니다. 숏채널에 대해서는 다양한 현상에 의해 발생한다는 것을 덕분에 알게되었는데,
기본적인 Planar 구조의 소자의 채널의 길이가 1um 부근에서 누설전류가 발생하는 것은 소스 드레인 전압에 의한 바디영역에서의(동작영역의 범위를 벗어난) 전하들의 이동이 주가 되는 것으로 생각하면 되는건가요?
혹은 depletion 영역에서 일부 유도되는 전자에 의해 발생하는 것으로 보면 될까요? 만약 후자라면 오히려 유전체 두께를 줄일수록 더 많은 전자가 유도되어 문턱전압 이전에 전자에 의해 흐르는 누설전류가 증가할 수 있지 않은건가요?
1. 누설전류가 발생하는 영역은 둘 다 입니다. depletion 영역, 바디 영역 모두 입니다.
2. depletion region 을 통해 누설전류가 발생하는 현상을 punchthrough 라 합니다. 자세한 내용은 [고급소자물리|3.2] 강의를 참고 바랍니다.
3. 다만 depletion region 유도되는 전자라는게 무슨 뜻인가요? inversion charge 를 말하는 것인가요?
subthreshold 영역에서 생성되는 inversion charge 에 의한 전류는 누설전류라고 보기 보다는, 주된 드레인 전류가 증가로 보아야 합니다.
@@DevicePhysics 답변 정말 감사합니다. 특히 3번에서 잘못알고 있던 부분들이 고쳐진것 같습니다.
죄송하지만 한가지 질문을 더 드려도 될까요?
Depletion 모드에서 형성된 depletion 영역은 소스 드레인 영역과 기판이 만나면서 생기는 depletion 영역과 합처져서
펀치스루와 Characteristic length 를 결정 하는 Wdep를 형성한다고 이해하면되는 걸까요?
@@koki-tj6uf 1. punchthrough 현상은 특별한 상황입니다. 그리고 punchthrough 가 발생하면 누설전류가 매우 커지기 때문에 이를 막기 위한 추가적인 도핑을 하기 때문에, 결과적으로는 거의 발생하지 않는 상황입니다.
2. 따라서 우리가 Wdep 라고 말하는 영역은 게이트전압에 주로 만들어지며, 드레인 전압에 약간 영향을 받는 상황이 일반적인 상황입니다.
@@DevicePhysics 감사합니다. 덕분에 도움 많이 되었습니다.
좋은 강의 감사드립니다
Flat voltage의 경우 에너지밴드를 보면 메탈과 실리콘의 페르미레벨이 항상 같은것처럼 보이는데 이는 같을수도있고 물질에따라 달라질수도 있는게 맞나요 ?
네 맞습니다. 실리콘과 메탈의 workfunction 이 같을때만 같게 그려집니다.