안녕하세요 교수님 좋은 강의 감사드립니다. 정말 큰 힘이 됩니다. 헷갈리는 부분이 있어 댓글 남깁니다. 강의 내용을 통해 high frequency 상황은 inversion charge 가 대응하지 못하기 때문에 depletion 영역이 대응한다고 이해했습니다. 따라서 게이트 전압 증가에 따라 depletion 폭이 한없이? 증가할 것이라 생각했습니다. 그러나 xdT라는 최댓값(C min)을 갖는 이유는 증가폭이 미미하기 때문에 변화가 없는 것으로 간주한건지 궁금합니다. Cmin 값이 점점 감소한다는 댓글을 보았으나 그래프상 변화가 없어서 질문 드립니다. 만약 Cmin 값이 VT이후로 변화가 없다면, 이는 캐패시턴스가 VT 이후로 같은 값을 갖는 이유에 해당하는지 궁금합니다 감사합니다
정말 좋은 강의 감사드립니다. 궁금한 점이 있어 질문드립니다. 9분 50초 경 설명에서 inversion mode에서 depletion region의 값이 최댓값으로 고정이 된다고 하셨는데 앞에서 설명하신 depletion region의 값이 고정되는 이유는 inversion charge가 대응하기 때문에 depletion region의 값이 고정되는 것으로 이해했습니다. 그러나 이 경우는 high freq인 경우이기 때문에 inversion charge가 대응하지 못합니다. 앞에서 정의한 delpetion region의 최댓값이란 결국 depletion region이 점차 증가하다가 inverse charge가 대응하는 시점에서 멈추기 때문에 이 때의 값을 depletion region의 최댓값으로 정의한 것인데 이 경우에서는 inverse charge값이 대응하지 못하므로 depletion region이 더욱 증가해야 하는 것 아닌가 하는 생각이 들어 질문 드립니다.
안녕하세요 교수님 항상 좋은강의 감사드립니다. 강의 중 궁금한것이 생겨 질문 남기게되었습니다. 14:25 분경에 xd가 증가함에따라 Cdep가 감소한다고 하셨는데, xd가 증가하면 Qdep가 증가하므로 Cdep도 증가해야하지 않나요?? 앞서 강의해주신 디플리션 캐패시턴스를 다시 듣고 왔는데도 이해가 잘 가지않아 글 남깁니다. Cdep=d(Qdep/Vr)인데 현재 V의 변화는 매우 작고, Qdep는 또 xd에 비례하므로 전체적으로 Cdep도 증가하지않는가 라고 생각하였습니다. 항상 감사합니다.
조금 잘못 이해하고 있는데, Qdep 의 절대적인 값이 Cdep 를 결정하는 것이 아닙니다. Cdep=dQdep/dVr 이므로, 절대적인 Qdep 양이 중요한것이 아니라, Vr 의 변화가 발생할 때 얼마만큼의 Qdep 의 변화가 발생하느냐가 중요한 것입니다. 이미 예전 강의에서 유도 하였듯이, Cdep 은 두 charge 사이의 거리(xd) 에 반비례하기 때문에, xd 가 증가할수록 감소하게 됩니다.
화학공학 전공자로서 전자공학 지식이 해박하지 않아 궁금한 점이 생겼습니다. 1. high frequency 의 경우에 depletion region 이 charge neutrality를 맞춰주기 위해서 더 넓어진다고 말씀해주셨습니다. 그렇다면 minority carrier의 OS의 경계면으로 향하는 diffusion & drift 속도보다, majority carrier가 밀려나 depletion region 이 넓어지는 속도가 더 빠르다 라고 이해를 해도 되는지 궁금합니다. 2. AC 전압이라고 하면 sine 함수의 개형으로 +와 -로 계속 바뀌는 전압이라고 이해하고 있습니다. 그렇다면 metal 에 걸리는 전압의 부호가 계속 바뀌게 되는 것인데 inversion 과 accumulation 의 반복이 돼야한다고 생각이 들었는데 왜 inversion 만 일어나는지 궁금합니다.
1. 이 질문은 전혀 생각해보지 않은 문제인데, 속도의 차이로 이해하는것은 옳지 않아 보입니다. majority carrier 가 minority carrier 보다 압도적으로 농도가 높기 때문에 majority carrier 의 이동만 고려하면 됩니다. 2. 여기서 이야기 하는 capacitance 는 small signal 에 의한 capacitance 입니다. 즉 어떤 DC전압으로 특정 모드를 만든 상태에서(예: +3V), small ac signal(예: -0.1V~+0.1V) 를 추가했을 때(결과적으로 -2.9V~+3.1V) 나타나는 capacitance 입니다. 그래서 모드가 바뀌지는 않습니다.
안녕하세요. 강의 잘 듣고 있습니다. 다름이 아니라 강의 내용에서 파생된 질문이 있는데, 교수님께서는 다음의 결과에 대해 어떻게 생각하시는지 여쭤보고 싶어 댓글을 남깁니다. MOSCAP 구조를 만들 때 약간의 변형을 가해 p type Semiconductor - Bottom Metal - Oxide - Top Metal 순서로 증착을 진행한 후(Bottom Metal과 Top Metal의 위치는 다름) Bottom Metal과 Top Metal에 Tip을 하여 전압을 인가하고 high freq. 조건을 만들어 주면 14:00 부분에 나와있는 검은색의 그래프처럼 모양이 나올 수 있다는데 어떤 식으로 가능할 수 있을지 견해를 여쭤보고 싶습니다. 제 생각으로는 두 Bottom Metal과 Top Metal 사이에 Oxide 층만 존재하기 때문에 Cox만 고려하면 될 것 같은데, 친구와 이야기를 나누면서 Tip을 하게 되면 정확하게 증착한 포인트에만 닿는 게 아니라, 모든 증착층을 뚫고 들어가 Semiconductor까지 tip이 될 것이기 때문에 Semiconductor에 dep영역이 발생하고, 이로 인해 검은색 그래프로 나올 수도 있을 것 같다는 생각이 들었습니다. 다만 이럴 경우 Bottom Metal의 존재 이유가 없지 않을까요? 근본적으로 왜 위에서 언급한 구조로 샘플을 제작해서 C-V를 측정하는 건지도 궁금합니다만, 이론적으로 자문을 구할 곳이 없어 해당 강의 영상을 남겨주신 교수님께 여쭤봅니다.
질문한 상황은 그냥 metal-insulator-metal (MIM) capacitor 입니다. 이런경우 주파수에 따른 영향은 없습니다. 그냥 C = Cox 로 일정합니다. probe tip 이 metal 을 뚫는 상황을 왜 고려하는지 모르겠지만, Si substrate 에 전압이 인가된다 한들 어차피 floating 상태이기 때문에 의미가 없습니다.
질문이 정확히 이해가 되지 않습니다. 9:50 에서 설명하는 상황은 이미 VT 이상의 시점이어서 depletion width 가 최대치로 고정된 상황이고, 14:10 에서 설명하는 상황은 아직 VT 에 도달하지 않는 상황입니다. 그리고 depletion width 는 VG 가 증가하면서 커지게 되므로, Cdep 이 증가하는 상황은 없습니다.
@@DevicePhysics 1. inv mode에서 high-f AC전압이 인가된 경우, dep width는 최대이고 Cdep도 최대이므로 전체C=Cmin이 된다. (9:50) 2. dep mode에서 dep width가 증가하면 Cdep는 감소하므로 전체C가 감소한다. (14:10) 이 두 설명이 약간 헷갈려서 질문 드렸습니다! VG가 증가 -> dep width가 증가 -> Cdep가 감소 -> 전체 C가 감소 VG=VT -> inv mode & high-f 경우 -> dep witth는 최대 -> Cdep는 최소 -> 전체C는 최소 이렇게 이해하면 될까요?
교수님 항상 좋은 강의 감사합니다! 15분 50초 의 c-v characteristics 그림 관련해서 궁금증이 있는데 혹시 그림에서 Cfb값과 Cox값이 다르게 표현된 이유가 있나요?? flat band voltage 상태에서는 depletion 영역이 없고 depletion capacitance 영향이 없을 것으로 이해했는데 다른 이유가 있을까요??
안녕하세요 선생님! 도움되는 강의 올려주셔서 감사합니다. 다름이 아니라 15:32 에서 Nsub이 증가하고 Wdep가 감소하여 Cdep이 증가하면 SS가 증가하여 Ioff가 증가 할것 같은데, Vt가 증가되게 되면 semi log plot이 오른쪽으로 shift되서 Ioff가 줄어드는 것으로 알고있습니다. 이 경우 SS가 증가에 의한 Ioff 증가정도보다는 Vt shift에 의한 Ioff 감소정도가 더 커서 결론적으로 Ioff가 감소되는 것인가요?
안녕하세요 교수님 항상 좋은 강의 감사드립니다 Inversion mode의 low frequency에서 소수캐리어인 전자가 다 대응할수있어서 Cdep은 고려하지않았는데 depletion layer가 존재하는데 고려해주어야 하지 않는지 궁금합니다. 식의 Cox안에 이미 depletion layer에 대한 캐패시턴스가 포함되어져있는건가요? 아니면 전자가 모였기 때문에 더이상 depletion layer가 캐패시터처럼 거동하지 못하는건가요?
inversion mode의 depletion region에서 스스로 전자와 정공 쌍이 생성되고 생성된 전자가 전기장에 의해 surface쪽으로 끌려오는게 drift현상 인가요? 또 제가 지금 듣는 반도체기초 에서는 교수님께서 강한 positive bias로 인해 valence band의 전자가 band gap을 넘을만큼의 에너지를 받고 conduction band로 올라온다고 설명하셨는데, 이 또한 맞는 설명인가요?
1. drift 현상이 무엇인지는 [물리전자공학] 강의에서 배웠으니, 다시 확인해보길 바랍니다. 2. 틀린 설명입니다. 그러한 설명이 맞다면, 반도체에 전류가 흐를려면 무조건 bandgap 이상의 전압이 필요하다는 말이 되므로, 잘못된 설명입니다. 이 질문에 대한 답도 이미 [물리전자공학]에서 배운 내용이니 복습해보길 바랍니다.
교수님 좋은 강의 감사합니다. 2가지 질문이 있습니다. 1) 6:30 및 강의자료에서 gate에 양의 전압을 걸었을때 벌크쪽의 소수캐리어인 전자가 surface쪽으로 확산해서 inversion layer가 형성된다고 하셨는데, 기판에 균일하게 도핑된 상황으로 가정했는데 어떻게 확산이 일어나는건가요? 단순히 게이트에 걸어준 양의 전압에 의해 이동하는것 아닌가요? 2) inversion layer를 형성하는데, 벌크쪽의 소수캐리어인 전자, thermal generation 2가지 이유가 있다고 하셨는데.. 일반적으로 둘 중 어느것이 inversion layer 형성에 우세한가요? 당연히 소수캐리어의 숫자가 상당히 적어서 다수캐리어의 수만큼은 만들수 없을것 같은데.. 그렇다면 thermal generation이 우세하다고 보는게 맞는건가요? 감사합니다.
1) depletion region 이 Si/SiO2 interface 근처에 형성되어 있기 때문에 bulk 쪽보다는 캐리어 농도가 낮을 수 밖에 없습니다. 따라서 bulk --> Si/SiO2 쪽으로 확산이 자연스럽게 발생합니다. 2) 도핑농도나 온도와 같은 변수들에 의해 영향을 받기 때문에 단순히 어느 쪽이 우세하다고 말할 수 없습니다. 모든 변수들이 정해진 상황이라면, 시뮬레이션을 통해 비교해볼 수 는 있습니다.
@@DevicePhysics 1번 답변과 관련해서 Si/SiO2 interface 근처에 생긴 depletion 영역은 hole들이 벌크쪽으로 밀려나서 생긴영역으로 이해했습니다. 그렇다면 전자의 입장에서는 bulk쪽이나 Si/SiO2나 농도 차이는 없는것 아닌가요? 게이트에 양의 전압이 인가된 상황에서 Si/SiO2쪽의 전자농도가 bulk쪽 보다 왜 낮은지 잘 이해가 되질 않습니다. 답변 감사드립니다.
@@younghojung8321 홀이 밀려나면서 depletion region 이 형성되는것은 맞습니다. 이렇게 밀려난 홀들이 depletion region 경계면에 높은 농도로 쌓여있는게 아니라 이것들은 excess carrier 이기 때문에 전자와 recombination 되어 사라집니다. 따라서 결과적으로보면 depletion region 에는 Si/SiO2 interface 쪽을 제외하면 전자도 거의 없는 영역이 됩니다.
헷갈리는 부분만 다시 정리해서 질문드립니다 교수님 1. 저주파 AC 추가 인가시 Qinv가 금속 쪽 (+)전압에 대응하는 시간 (Bulk 쪽 전자가 surface로 이동하는 시간+ Thermal Generation에 의해 전자가 공핍영역의 E-filed에 의해 surface로 이동하는 시간)이 고주파에 비해 상대적으로 느리게 변하는 저주파 신호보다 짧아서 충분히 대응 가능하다. 2. 고주파 AC 추가 인가시 주기가 짧아 빠르게 변하는 신호에 Qinv가 surface쪽에 모일 시간이 부족하므로 '공핍영역이 다시 확장되어' Qdep 성분이 변화해 금속 쪽 (+) 전압에 대응한다. 여기서 1번은 맞게 정리했는지, 그리고 2번에서 '공핍영역이 다시 확장된다' 는 Qinv가 모이는 시간보다 오히려 홀들이 밀려나 음전하 영역을 더 확장시키는게 빨라 이런 고주파 신호에 대응하는건지 궁금합니다!
1. 전자가 depletion region 에서 surface 까지 이동하는 시간이라기 보다는 thermal generation 자체에 걸리는 시간입니다. 2. 맞습니다. 1번처럼 정리된 내용이 맞는지를 질문하는 것은, 어떻게 이해하고 있는지 제가 정확히 판단하기가 어려울 때가 많습니다. 그러니 그냥 본인이 헷갈리는 부분에 대해 구체적으로 질문하는것이 정확한 답을 얻기에 더 바람직할 것입니다.
안녕하세요 교수님 강의 10page _ case1(low Frequency) 그림은 Source나 Drain 같은 N+ region이 보입니다. 이 경우 MOSFET 처럼 취급하여 충분히 High Freq에도 대응 가능하지 않나요? 그림이 MOSCAP이 아닌 MOSFET 처럼 보여 질문 드립니다.
맞게 지적하였습니다. case1 은 사실 MOSFET 이 그려진 그림입니다. 이 강의는 MOS 를 배우는 단계라 설명을 자세히 하지 않았었는데, 1. 만약 n+ 영역이 없다면 (MOS 라면), low-frequency 일 때만 inversion charge 가 게이트전압에 대응할 수 있습니다. 2. 단 MOSFET 의 경우 (n+ source/drain 이 존재하면), 양쪽 n+ 영역으로부터 전자를 공급 받을 수 있기 때문에, high-frequency 에서도 inversion charge 가 게이트 전압에 대응할 수 있습니다. 즉, 강의에서 배운것처럼 MOS 는 frequency 에 따라 C-V 특성이 바뀌지만, MOSFET 은 바뀌지 않습니다. 그림에서 MOSFET 이 그려져 있는 이유는, low-frequency 에서는 MOS 와 MOSFET 의 C-V 특성이 동일하기 때문입니다.
항상 많은 도움 받고있습니다. 좋은 내용과 강의 정말 감사드립니다. 궁금한 점이 있어서 질문드립니다. 100Hz와 같은 저주파 커패시턴스에서 유독 noise가 심하게 측정이 되는것으로 알고있습니다. Capacitance가 결국 AC small signal의 변화에 따른 charge의 변화량으로 측정이 되는 것이니 저주파를 인가했을때 임피던스가 많이 커지게 되고 이로인해 AC 전류가 급격히 작아지며 charge량이 급격히 변하여 C-V 그래프에 noise가 많이 생기는건지 궁금합니다.
말씀하신 임피던스 문제가 중요하기 때문에, C-V 를 측정하기 위해 사용하는 LCR meter 중 낮은 주파수에서도 잘 측정할 수 있는 모델들이 따로 있고 보통 더 비쌉니다. 임피던스 문제 이외에, 낮은 주파수에서 발생하는 flicker noise 라는 것이 있습니다. oxide 의 trap 에 의해 발생하는데, 주파수가 낮을수록 더 심하게 나타나는 것이 특징입니다. 이런 noise 도 C-V 측정에 영향을 줍니다.
@@DevicePhysics 네 감사합니다. 근데 7:13에 2번 설명하신게 공핍영역에서 스스로 홀쌍과 전자쌍을 생성한다고 하셨는데 공핍영역 정의를 다시 보니까 캐리어는 다 없어지고 fixed charge만 남은 영역이라 나와있는데 그럼 이 영역에서 스스로 생성할수가 없지 않나요?
교수님 정말 좋은 강의 감사합니다. 궁금한 점이 생겨 댓글 남깁니다. 1. Vacancy와 같은 이온 이동으로 인해 저항변화가 일어나는 소자에서 C-V 를 측정할 때 (d, A 값이 일정하다고 가정할 때) 유전율 변화로 인해 Cap 값이 변화했다고 볼 수 있나요? 2. MOS 구조에서 Cap 값을 측정할 때 Cap값에 영향을 주는 요소가 이상적으로는 유전율, d 값, A 값 이지만 실제 측정 시 Cap 측정에 영향을 주는 주의해야 할 요소가 있을까요? C-V 를 측정해서 신뢰할 수 있는가에 해당하는 Dissipation factor를 측정했을 때 적정 값(
아마도 RRAM을 연구하는 대학원생인것 같은데, 1) 저항변화소자에서 유전율을 측정하려는 시도 자체가 의미가 없습니다. 유전율은 insulator 물질의 bulk property 입니다. 즉, insulator 물질 조성이 균일할 때만 의미가 있는 물리량입니다. 따라서 이미 current path 가 생성된 이후에는 물리적으로 정의될 수 없는 값입니다. 2) 저항변화소자에서는 그나마 impedance 가 의미가 있습니다. 따라서 impedance 를 측정하고, cole-cole plot 을 그려 해석을 시도한 논문들은 쉽게 찾을 수 있을 것입니다.
@@DevicePhysics filament type 경우에 커런트패스가 확실하게 생겨 유전율을 구하기 어렵지만 interfacial type의 경우에는 이온 이동으로 인해 점진적으로 산소 공공을 컨트롤 하여 유전율의 변화로 인해 캡값이 달라진다는 보고를 본적이 있습니다. 이온 이동으로 인한 캡 값 변화로 보기가 힘든 것인가요? 실제로 moscap구조로 어큐물레이션 영역에서 dc 바이어스를 인가하고 난 뒤 캡 값이 많이 달라져 있음을 확인하였는데 이 변화값이 유전율 변화로 인해서 나온 것이 아닐 수도 있는 요인이 있을까요?
@@DevicePhysics "strong inversion영역에서 전하의 대부분을 차지하는 반전전하인 전자는 공간전하영역 내에서 열생성된 전하"라고 제가 사용하는 교과서에는 명시가 돼 있는데요. strong inversion이후에는 표면전위의 작은 변화에도 표면의 전자농도가 크게 증가해서 dep영역과 표면전위가 변하지 않는다라고 이해하고 있는데, strong inversion이후에는 전자가 급격하게 증가하는 이유가 개념적으로 궁금해서 질문드렸습니다. 지수함수 텀으로 증가하기에 일정 부분부터 급격히 증가한다는 수식적인 이해는 이해가 가는데 개념적인 매커니즘을 잘 모르겠습니다.
@@DevicePhysics게이트에 전압을 더 인가하게 되면 MOS구조는 커패시터 구조이기 때문에 기판 영역에 대응하는 -전하가 추가로 형성되야 하는 걸로 알고 있는데요. strong inversion 이전에도 전자는 지수함수로 증가하나 농도가 아직 낮아 공핍영역이 증가하면서 NA-이온이 증가해 이를 대응해주는데 strong inversion 이후에는 전자의 농도가 충분해져 전자의 증가만으로도 충분히 대응할 수 있으니 공핍영역이 증가할 필요가 없다고 이해하면 될까요??
안녕하세요. 좋은 강의 잘 듣고 있습니다! 한가지 의문인 점이.. 마지막 예시 중에 Oxide thickness 감소에 따라 Vfb가 안 변한다고 자료에 되어 있는데 tox가 감소하면 Cox가 증가하기 때문에 실제로 IVfbI은 감소하는 것이 아닌가요? Vfb = Phi(ms) - Q'ss/Cox
안녕하세요, 교수님. 정의와 관련된 기초적인 질문이 생겨 질문드립니다. MOSFET에서 SOURCE와 DRAIN 부분은 제외하고 M/O/S 구조만 들여다 본다고 가정하면, 이를 MOS Capacitor라고 부를 수 있는 것인가요? 아니면 Drain과 Source가 존재하지 않는 2단자 소자만이 MOSCAP인 것인가요?
항상 양질의 강의해주셔서 감사합니다 교수님 이번 챕터 6페이지에서 bulk의 electron이 depletion 영역으로 diffusion에 의해 이동한다고 하셨는데, 4.6절 9페이지에서 양자역학적 효과로 인한 n(x) 농도를 살펴보면 bulk에서 농도가 더 낮습니다. 그렇다면 어떻게 bulk에서 depletion region으로 diffusion되는 것인가요?
교수님 주파수와 전하의 크기에 관해 설명해주실 수 있을까요? (마지막 설명이 저주파수에선 소신호가 작기에 bulk의 전자 모두 끌어들일 수 있어 C_eq = C_ox 이지만 고주파수는 캐패시터의 특성에 따라 대응하기에 너무도 빠르게 변하여 전자가 표면까지 잘 도달하지 못하여 C_eq = C_ox + C_dep 임을 잘 알았습니다)
@@12345torre여전히 질문이 잘 파악이 안됩니다. 강의에서 설명하였듯이 Qinv 은 DC 전압에 의해서 생성되는 양이 있고, AC small signal 에 의해 추가로 생성되는 양이 있습니다. 강의에서 설명하였듯이, low frequency AC signal 인 경우에는 Qinv 이 생성됩니다. 하지만 high frequency AC signal 인 경우에는 Qinv 이 아니라 Qdep 이 생성됩니다. 즉, low-->high frequency 로 바뀌면서 추가로 생성되는 Q_inv 은 점점 줄어듭니다. 이게 궁금한게 맞나요?
궁금한 점이 있습니다. inversion mode (high freq.) 에서 charge 대응을 하기 위해 depletion 영역이 바뀐다고 설명을 해주셨는데요, threshold 이후에는 depletion width가 고정된다는 앞에 설명과 모순이 있는 것 같아서요. 어떻게 받아들여야 될까요? 좋은 강의 잘 보고 있습니다. 감사합니다!
강의에서 설명한대로, DC 전압이나 low frequency 의 AC 전압에 따라 발생하는 게이트쪽의 charge (Qm) 에는 inversion charge 가 충분히 대응할 수 있습니다. 따라서 이런 상황에서는 depletion region 의 변화는 없습니다. 다만 high frequency 의 AC 전압이 인가되면, 빠르게 변화하는 Qm 에 inversion charge 들이 빠르게 대응하지를 못합니다. 따라서 charge neutrality 를 만족시키기위해 어쩔수 없이 depletion region 이 변하게 되는 것입니다.
교수님 질문있습니다. C-V 곡선에서 accumulation영역에서 직선인 구간 중 임의로 다른 두점을 A, B로 놓으면 왼쪽(A점)이 전하분포도를 그렸을 때 오른쪽(B점)보다 절대값 Q가 크다고 이해하면 되나요? 마찬가지로 inversion에서 low frequency 상황도 V_G가 클수록 Qdep은 동일하지만 Qinv이 더 커진다라고 이해하면 되나요? 감사합니다.
Q의 절대값을 물어보는 것은 결국 DC capacitance 값을 물어 보는것인데, DC capacitance 값은 MOSFET 동작을 이해할 때 필요하지 않습니다. 아무튼 질문에 답을 해보자면, 1. 네 맞습니다. 2. DC 전압에 대해서 앞에서 배웠듯이, 이론적으로는 surface potential 이 고정되기 때문에, Qdep 만 커집니다.
좋은 강의 정말 감사합니다. 한가지 궁금증이 생기는데 이 강의에서 배운것은 Mos 구조의 캐패시터를 측정한 Cv특성인데 만약 Mosfet의 Cv특성 곡선을 측정하게 된다면 soure 나 Drain의 영향으로 mos구조와 다른 cv특성이 나올거 같다 생각이 되는데 만약 그래프로 나타낸다면 무슨 차이가 있을지 궁금합니다 . 항상 좋은 강의,감사드립니다
생각한대로 source/drain 의 전압조건에 따라 MOSFET 의 CV특성은 변하게 됩니다. 그밖에 다른 여러가지가 CV 에 영향을 미치기 때문에, MOSFET 에서 벌어지는 현상들을 물리적으로 해석하기 위해 CV측정을 연구에서 많이 사용하고 있습니다. 간단히 요약할 수 있는 내용은 아니고, 하나의 연구분야이기때문에 생각해야 될 부분이 많습니다.
oxide thickness 가 decrease 되면 Cmin 은 increase 된다고 하셨는데 Cmin 에서 Cdep 항의 변화는 없는건가요? Cdep의 capacitance는 Cox에 모이는 전하량이 커질수록 dep region이 넓어져 감소한다고 생각하는데 Cox의 capacitance는 increase 되지만 Vt는 감소하기에 Cox에 모이는 전하량의 차이도 있을거라 생각하는데 무시해도 되는 요소인가요?
다시 가장 첫 슬라이드에서 설명한 내용을 이해하길 바랍니다. MOS 의 capacitance 를 측정할 때는, "동작모드를 결정하는 DC 전압 (예: 2V )+ 작은 진폭의 AC 전압 (±0.1V)" 을 인가해서 측정을 합니다. 따라서 AC 전압 때문에 전류의 흐름이 바뀌는 상황이 아닙니다.
@@DevicePhysics 정말 감사합니다. 질문 한가지만 더 여쭙겠습니다. 제가 재료전공이라 전자공학과목을 수강하지 않아 이해가 되지 않는 부분이 있습니다. DC전압과 AC전압, small signal이 무엇을 의미하는 것인가요? 그리고 간혹 서적을 보면 채널이 형성된다고 하는 내용이 있는데 채널이 형성된다는 것은 무엇을 의미하는 것인지 궁금합니다. 항상 강의 감사하게 보고 있습니다!
@@헤헤-y7x DC전압은 시간에 대해 일정한 전압을 뜻합니다 (예: 3 [V]). AC전압은 시간에 따라 변하는 전압을 뜻합니다 (예: 3sin(t) [V]). small signal 은 작은 AC 전압을 뜻합니다 (대략 -100 mV ~ +100 mV). 일반적으로 다이오드나 트랜지스터와 같은 비선형 소자들은 DC+small signal 을 이용해서 해석을 하는데, 그 이유는 전자회로 시간에 배우는 내용이라 간단히 댓글로만 설명하기 어렵습니다. 그리고 채널의 의미는 MOSFET 강의에서 배우게 됩니다. source 와 drain 사이에 전류가 흐를 수 있는 통로를 뜻합니다.
교수님 그러면 Metal의 일함수를 si의 일함수보다 작게 가져가게되면 Vfb가 음의값으로 더 커져서 역시나 문턱전압(threshold voltage)가 줄어든다고 볼 수 있나요? 만약에 이게 맞다면 금속의 일함수를 계속줄여서 문턱전압을 계속 낮추면 될텐데 그렇지 않고 특정 금속만 사용하는 이유가 무엇인가요? 분명 trade off 관계가 있을 것 같은데 궁금합니다.
@@DevicePhysics 문턱전압을 낮춰야 소자입장에서는 동작을 빠르게 할 수있다는 측면에서 그렇게 생각했습니다. 하지만 계속 낮추는데는 한계가 있을것이라 생각했고 한계에 도달하는 특정 금속을 사용하게 된다면 즉 금속의 일함수를 낮출대로 낮춘다면 C-V그래프에서는 문턱전압이 낮아짐에따라 좌측으로 Shift되고 추가로 어떤 변화가 일어나는지가 궁금합니다.
@@DevicePhysics 말씀해주신 영상을 시청완료했습니다. leakage current 때문에 무한정 문턱전압을 낮출수 없다는것을 통해 금속의 일함수를 계속 낮추는게 해결책이 아니라는거군요. 교수님 그렇다면 해당영상에서 C-V측면에서는 일함수를 낮춘다면 문턱전압은 감소하는것은 맞는것이죠? 추가로 C-V그래프에서 변화는 더 없는 것인가요?
10:12 부터 설명하는 내용입니다. inversion charge 가 안생기는 것은 아닙니다. 다만 high frequency 'small signal' 에 의해 △Qm 이 발생하였을 때, 이 △Qm 에 대응하는 charge 가 실리콘쪽에 형성되어야 하는데, inversion charge 는 생성속도가 느리므로 대응할 수 없고, 따라서 depletion charge 가 △Qm 에 대응해서 증가/감소 된다는 뜻입니다. 즉 △Qm = △Qdep 인 관계로 동작하게 됩니다.
안녕하세요 질문이 있습니다! 농도가 증가하면 Vfb가 음의 값으로 커지고 파이fp가 커지는 것까지 이해했습니다. 이후 파이fp 가 커질때 Vt가 커진다고 식으로 설명해주셨는데 정성적으로 이해하고 싶습니다😂 또한 농도가 증가할수록 공핍영역의 폭이 감소하고 Cdep이 커지는 것도 정성적으로 이해하고싶습니다..! 어떻게 이해하면 될까요?! 교수님께서 알려주시면 정말 감사하겠습니다.. :)
1) 파이fp 는 body 쪽 Si 의 농도에 의해서 결정됩니다. 도핑 농도가 커질수록 파이fp 가 커집니다. 따라서 Si 의 도핑농도가 클수록 inversion 을 만들기 위한 Vt 는 커져야 합니다. 결과적으로 파이fp 가 커질때 Vt가 커지게 됩니다. 2) Cdep 에 대해서는 pn 접합을 다시 복습하는 것이 좋겠습니다.
![[기초반도체공학|4.6] MOS : #비이상적효과 #C-V #oxide charge #quantum effect #poly depletion](http://i.ytimg.com/vi/VQEAV3x9G_s/mqdefault.jpg)
![[기초반도체공학|4.6] MOS : #비이상적효과 #C-V #oxide charge #quantum effect #poly depletion](/img/tr.png)
![[기초반도체공학|5.2] MOSFET : #동작영역 #linear #pinch off #saturation](http://i.ytimg.com/vi/I2NBu7OuxpU/mqdefault.jpg)
7:20 ~ : small signal(소신호) 인가 설명 start
항상 좋은 강의 감사합니다!!
교수님 유익한 강의 정말 감사드립니다😂😂
안녕하세요 교수님 좋은 강의 감사드립니다. 정말 큰 힘이 됩니다.
헷갈리는 부분이 있어 댓글 남깁니다.
강의 내용을 통해 high frequency 상황은 inversion charge 가 대응하지 못하기 때문에 depletion 영역이 대응한다고 이해했습니다. 따라서 게이트 전압 증가에 따라 depletion 폭이 한없이? 증가할 것이라 생각했습니다.
그러나 xdT라는 최댓값(C min)을 갖는 이유는 증가폭이 미미하기 때문에 변화가 없는 것으로 간주한건지 궁금합니다.
Cmin 값이 점점 감소한다는 댓글을 보았으나 그래프상 변화가 없어서 질문 드립니다.
만약 Cmin 값이 VT이후로 변화가 없다면, 이는 캐패시턴스가 VT 이후로 같은 값을 갖는 이유에 해당하는지 궁금합니다
감사합니다
VT 이상의 게이트 전압에서 xdT 로 depletion width 가 고정되는 이유는 이전 강의에서 이미 다룬 내용입니다. 다시 한번 복습해보길 바랍니다.
교수님 좋은 강의 감사드립니다. 교수님께서 강의하실 때 사용하시는 강의자료를 공유해주실 수 있나요?? 강의화면 위에 필기를 하며 교수님 강의를 들으면 더 좋을 것 같아 말씀드립니다. 감사합니다!
강의자료는 공유하지 않습니다. 교재를 참고 바랍니다.
정말 좋은 강의 감사드립니다.
궁금한 점이 있어 질문드립니다. 9분 50초 경 설명에서 inversion mode에서 depletion region의 값이 최댓값으로 고정이 된다고 하셨는데 앞에서 설명하신 depletion region의 값이 고정되는 이유는 inversion charge가 대응하기 때문에 depletion region의 값이 고정되는 것으로 이해했습니다. 그러나 이 경우는 high freq인 경우이기 때문에 inversion charge가 대응하지 못합니다. 앞에서 정의한 delpetion region의 최댓값이란 결국 depletion region이 점차 증가하다가 inverse charge가 대응하는 시점에서 멈추기 때문에 이 때의 값을 depletion region의 최댓값으로 정의한 것인데 이 경우에서는 inverse charge값이 대응하지 못하므로 depletion region이 더욱 증가해야 하는 것 아닌가 하는 생각이 들어 질문 드립니다.
생각하는게 맞습니다.
실제로는 high freq 에서 depletion region 이 점점 커지기 때문에, C-V curve 에서 VT 이상일 때 Cmin 값으로 고정되는것이 아니라, 점점 Cmin 보다 작아지는 경향을 보입니다.
@@DevicePhysics 아아 이해했습니다. 설명해주셔서 감사드립니다.
안녕하세요 교수님 항상 좋은강의 감사드립니다. 강의 중 궁금한것이 생겨 질문 남기게되었습니다. 14:25 분경에 xd가 증가함에따라 Cdep가 감소한다고 하셨는데, xd가 증가하면 Qdep가 증가하므로 Cdep도 증가해야하지 않나요?? 앞서 강의해주신 디플리션 캐패시턴스를 다시 듣고 왔는데도 이해가 잘 가지않아 글 남깁니다. Cdep=d(Qdep/Vr)인데 현재 V의 변화는 매우 작고, Qdep는 또 xd에 비례하므로 전체적으로 Cdep도 증가하지않는가 라고 생각하였습니다. 항상 감사합니다.
조금 잘못 이해하고 있는데, Qdep 의 절대적인 값이 Cdep 를 결정하는 것이 아닙니다.
Cdep=dQdep/dVr 이므로, 절대적인 Qdep 양이 중요한것이 아니라, Vr 의 변화가 발생할 때 얼마만큼의 Qdep 의 변화가 발생하느냐가 중요한 것입니다.
이미 예전 강의에서 유도 하였듯이, Cdep 은 두 charge 사이의 거리(xd) 에 반비례하기 때문에, xd 가 증가할수록 감소하게 됩니다.
그리고 low에서는 그냥 경계면에 charge가 쌓이는거잖아요. 그런데 high에서는 depletion이 늘어나는거면 그건 low에서 쌓이는 charge가 아니라 fixed charge인가요?
이미 강의영상에 설명되어 있습니다.
화학공학 전공자로서 전자공학 지식이 해박하지 않아 궁금한 점이 생겼습니다.
1. high frequency 의 경우에 depletion region 이 charge neutrality를 맞춰주기 위해서 더 넓어진다고 말씀해주셨습니다.
그렇다면 minority carrier의 OS의 경계면으로 향하는 diffusion & drift 속도보다, majority carrier가 밀려나 depletion region 이 넓어지는 속도가 더 빠르다 라고 이해를 해도 되는지 궁금합니다.
2. AC 전압이라고 하면 sine 함수의 개형으로 +와 -로 계속 바뀌는 전압이라고 이해하고 있습니다.
그렇다면 metal 에 걸리는 전압의 부호가 계속 바뀌게 되는 것인데 inversion 과 accumulation 의 반복이 돼야한다고 생각이 들었는데 왜 inversion 만 일어나는지 궁금합니다.
1. 이 질문은 전혀 생각해보지 않은 문제인데, 속도의 차이로 이해하는것은 옳지 않아 보입니다. majority carrier 가 minority carrier 보다 압도적으로 농도가 높기 때문에 majority carrier 의 이동만 고려하면 됩니다.
2. 여기서 이야기 하는 capacitance 는 small signal 에 의한 capacitance 입니다. 즉 어떤 DC전압으로 특정 모드를 만든 상태에서(예: +3V), small ac signal(예: -0.1V~+0.1V) 를 추가했을 때(결과적으로 -2.9V~+3.1V) 나타나는 capacitance 입니다. 그래서 모드가 바뀌지는 않습니다.
8:43 에서 low frequncy일때 속도가 느리다는게 정확히 이해가 잘 안가는데 이때 속도는 전자를 의미하는 건가요? 왜 그렇다면 왜 low freq일때는 느리고 high freq일때는 빠른건가요? 항상 좋은 강의 감사드립니다
gate 에 인가되는 AC signal 의 변화 속도를 의미합니다 (주파수 = 1/주기 이므로).
@@DevicePhysics 2년전 영상인데도 질문에 대한 답변도 빠르게 주시고 정말 감사합니다 교수님이 제대로 설명안해주시고 대충넘어가 정말 공부하는데 난감했었는데...한줄기의 빛을 찾은 기분입니다 오늘도 교수님 영상 보면서 재미있게 공부하고 있습니다 감사합니다^^
안녕하세요. 강의 잘 듣고 있습니다. 다름이 아니라 강의 내용에서 파생된 질문이 있는데, 교수님께서는 다음의 결과에 대해 어떻게 생각하시는지 여쭤보고 싶어 댓글을 남깁니다.
MOSCAP 구조를 만들 때 약간의 변형을 가해 p type Semiconductor - Bottom Metal - Oxide - Top Metal 순서로 증착을 진행한 후(Bottom Metal과 Top Metal의 위치는 다름) Bottom Metal과 Top Metal에 Tip을 하여 전압을 인가하고 high freq. 조건을 만들어 주면 14:00 부분에 나와있는 검은색의 그래프처럼 모양이 나올 수 있다는데 어떤 식으로 가능할 수 있을지 견해를 여쭤보고 싶습니다.
제 생각으로는 두 Bottom Metal과 Top Metal 사이에 Oxide 층만 존재하기 때문에 Cox만 고려하면 될 것 같은데, 친구와 이야기를 나누면서 Tip을 하게 되면 정확하게 증착한 포인트에만 닿는 게 아니라, 모든 증착층을 뚫고 들어가 Semiconductor까지 tip이 될 것이기 때문에 Semiconductor에 dep영역이 발생하고, 이로 인해 검은색 그래프로 나올 수도 있을 것 같다는 생각이 들었습니다. 다만 이럴 경우 Bottom Metal의 존재 이유가 없지 않을까요? 근본적으로 왜 위에서 언급한 구조로 샘플을 제작해서 C-V를 측정하는 건지도 궁금합니다만, 이론적으로 자문을 구할 곳이 없어 해당 강의 영상을 남겨주신 교수님께 여쭤봅니다.
질문한 상황은 그냥 metal-insulator-metal (MIM) capacitor 입니다. 이런경우 주파수에 따른 영향은 없습니다. 그냥 C = Cox 로 일정합니다.
probe tip 이 metal 을 뚫는 상황을 왜 고려하는지 모르겠지만, Si substrate 에 전압이 인가된다 한들 어차피 floating 상태이기 때문에 의미가 없습니다.
답변 감사드립니다. 좋은 하루 되세요!
교수님 항상 강의 잘 보고 있습니다! 9:50의 설명과 14:10의 설명이 약간 다른 것 같아 질문드립니다. depletion width가 증가함에 따라 전압의 변화에 대응하는 전하량이 증가하니 Cdep도 같이 증가해야 하지 않나요?
질문이 정확히 이해가 되지 않습니다.
9:50 에서 설명하는 상황은 이미 VT 이상의 시점이어서 depletion width 가 최대치로 고정된 상황이고, 14:10 에서 설명하는 상황은 아직 VT 에 도달하지 않는 상황입니다.
그리고 depletion width 는 VG 가 증가하면서 커지게 되므로, Cdep 이 증가하는 상황은 없습니다.
@@DevicePhysics 1. inv mode에서 high-f AC전압이 인가된 경우, dep width는 최대이고 Cdep도 최대이므로 전체C=Cmin이 된다. (9:50)
2. dep mode에서 dep width가 증가하면 Cdep는 감소하므로 전체C가 감소한다. (14:10)
이 두 설명이 약간 헷갈려서 질문 드렸습니다!
VG가 증가 -> dep width가 증가 -> Cdep가 감소 -> 전체 C가 감소
VG=VT -> inv mode & high-f 경우 -> dep witth는 최대 -> Cdep는 최소 -> 전체C는 최소
이렇게 이해하면 될까요?
@@johnrho8516 네 맞습니다.
@@DevicePhysics 감사합니다!
교수님 항상 좋은 강의 감사합니다! 15분 50초 의 c-v characteristics 그림 관련해서 궁금증이 있는데 혹시 그림에서 Cfb값과 Cox값이 다르게 표현된 이유가 있나요?? flat band voltage 상태에서는 depletion 영역이 없고 depletion capacitance 영향이 없을 것으로 이해했는데 다른 이유가 있을까요??
바로 다음 강의에 질문에 대한 설명이 있습니다.
안녕하세요 선생님! 도움되는 강의 올려주셔서 감사합니다. 다름이 아니라 15:32 에서 Nsub이 증가하고 Wdep가 감소하여 Cdep이 증가하면 SS가 증가하여 Ioff가 증가 할것 같은데, Vt가 증가되게 되면 semi log plot이 오른쪽으로 shift되서 Ioff가 줄어드는 것으로 알고있습니다. 이 경우 SS가 증가에 의한 Ioff 증가정도보다는 Vt shift에 의한 Ioff 감소정도가 더 커서 결론적으로 Ioff가 감소되는 것인가요?
반대되는 효과가 동시에 발생하기 때문에, 하나의 답이 정해진 질문이 아닙니다.
다른 변수들(예: tox, gate workfunction, 소자 구조 등)에 따라, Nsub 이 증가하면서 Ioff가 쭉 증가/감소할 수도 있고, 변곡점이 생길수도 있습니다.
의문점이 들어 다시 영상을 찾아왔는데요..12:58에서 파란색 영역이 depletion region이 아닌가요? Dep영역엔 carrier가 못움직이는 영역으로 알고 있는데 어떻게 전자들이 와서 대응해 줄 수 있는건가요??
depletion region 은 carrier 가 못움직이는 영역이 아닙니다. 어디서 전자가 오는지도 강의 앞부분에 이미 설명 했습니다.
안녕하세요 교수님 항상 좋은 강의 감사드립니다
Inversion mode의 low frequency에서 소수캐리어인 전자가 다 대응할수있어서 Cdep은 고려하지않았는데 depletion layer가 존재하는데 고려해주어야 하지 않는지 궁금합니다. 식의 Cox안에 이미 depletion layer에 대한 캐패시턴스가 포함되어져있는건가요? 아니면 전자가 모였기 때문에 더이상 depletion layer가 캐패시터처럼 거동하지 못하는건가요?
여기서 정의하는 cap은 ac signal에 의해 발생하는 cap입니다. 다시 처음부터 이해해보길 바랍니다.
inversion mode의 depletion region에서 스스로 전자와 정공 쌍이 생성되고 생성된 전자가 전기장에 의해 surface쪽으로 끌려오는게 drift현상 인가요? 또 제가 지금 듣는 반도체기초 에서는 교수님께서 강한 positive bias로 인해 valence band의 전자가 band gap을 넘을만큼의 에너지를 받고 conduction band로 올라온다고 설명하셨는데, 이 또한 맞는 설명인가요?
1. drift 현상이 무엇인지는 [물리전자공학] 강의에서 배웠으니, 다시 확인해보길 바랍니다.
2. 틀린 설명입니다. 그러한 설명이 맞다면, 반도체에 전류가 흐를려면 무조건 bandgap 이상의 전압이 필요하다는 말이 되므로, 잘못된 설명입니다.
이 질문에 대한 답도 이미 [물리전자공학]에서 배운 내용이니 복습해보길 바랍니다.
교수님 좋은 강의 감사합니다. 2가지 질문이 있습니다.
1) 6:30 및 강의자료에서 gate에 양의 전압을 걸었을때 벌크쪽의 소수캐리어인 전자가 surface쪽으로 확산해서 inversion layer가 형성된다고 하셨는데, 기판에 균일하게 도핑된 상황으로 가정했는데 어떻게 확산이 일어나는건가요? 단순히 게이트에 걸어준 양의 전압에 의해 이동하는것 아닌가요?
2) inversion layer를 형성하는데, 벌크쪽의 소수캐리어인 전자, thermal generation 2가지 이유가 있다고 하셨는데.. 일반적으로 둘 중 어느것이 inversion layer 형성에 우세한가요? 당연히 소수캐리어의 숫자가 상당히 적어서 다수캐리어의 수만큼은 만들수 없을것 같은데.. 그렇다면 thermal generation이 우세하다고 보는게 맞는건가요? 감사합니다.
1) depletion region 이 Si/SiO2 interface 근처에 형성되어 있기 때문에 bulk 쪽보다는 캐리어 농도가 낮을 수 밖에 없습니다. 따라서 bulk --> Si/SiO2 쪽으로 확산이 자연스럽게 발생합니다.
2) 도핑농도나 온도와 같은 변수들에 의해 영향을 받기 때문에 단순히 어느 쪽이 우세하다고 말할 수 없습니다.
모든 변수들이 정해진 상황이라면, 시뮬레이션을 통해 비교해볼 수 는 있습니다.
@@DevicePhysics 1번 답변과 관련해서 Si/SiO2 interface 근처에 생긴 depletion 영역은 hole들이 벌크쪽으로 밀려나서 생긴영역으로 이해했습니다. 그렇다면 전자의 입장에서는 bulk쪽이나 Si/SiO2나 농도 차이는 없는것 아닌가요? 게이트에 양의 전압이 인가된 상황에서 Si/SiO2쪽의 전자농도가 bulk쪽 보다 왜 낮은지 잘 이해가 되질 않습니다. 답변 감사드립니다.
@@younghojung8321 홀이 밀려나면서 depletion region 이 형성되는것은 맞습니다. 이렇게 밀려난 홀들이 depletion region 경계면에 높은 농도로 쌓여있는게 아니라 이것들은 excess carrier 이기 때문에 전자와 recombination 되어 사라집니다. 따라서 결과적으로보면 depletion region 에는 Si/SiO2 interface 쪽을 제외하면 전자도 거의 없는 영역이 됩니다.
헷갈리는 부분만 다시 정리해서 질문드립니다 교수님
1. 저주파 AC 추가 인가시 Qinv가 금속 쪽 (+)전압에 대응하는 시간 (Bulk 쪽 전자가 surface로 이동하는 시간+ Thermal Generation에 의해 전자가 공핍영역의 E-filed에 의해 surface로 이동하는 시간)이 고주파에 비해 상대적으로 느리게 변하는 저주파 신호보다 짧아서 충분히 대응 가능하다.
2. 고주파 AC 추가 인가시 주기가 짧아 빠르게 변하는 신호에 Qinv가 surface쪽에 모일 시간이 부족하므로 '공핍영역이 다시 확장되어' Qdep 성분이 변화해 금속 쪽 (+) 전압에 대응한다.
여기서 1번은 맞게 정리했는지, 그리고 2번에서 '공핍영역이 다시 확장된다' 는 Qinv가 모이는 시간보다 오히려 홀들이 밀려나 음전하 영역을 더 확장시키는게 빨라 이런 고주파 신호에 대응하는건지 궁금합니다!
1. 전자가 depletion region 에서 surface 까지 이동하는 시간이라기 보다는 thermal generation 자체에 걸리는 시간입니다.
2. 맞습니다.
1번처럼 정리된 내용이 맞는지를 질문하는 것은, 어떻게 이해하고 있는지 제가 정확히 판단하기가 어려울 때가 많습니다. 그러니 그냥 본인이 헷갈리는 부분에 대해 구체적으로 질문하는것이 정확한 답을 얻기에 더 바람직할 것입니다.
@@DevicePhysics감사합니다 교수님!
안녕하세요 교수님
강의 10page _ case1(low Frequency) 그림은 Source나 Drain 같은 N+ region이 보입니다. 이 경우 MOSFET 처럼 취급하여 충분히 High Freq에도 대응 가능하지 않나요?
그림이 MOSCAP이 아닌 MOSFET 처럼 보여 질문 드립니다.
맞게 지적하였습니다. case1 은 사실 MOSFET 이 그려진 그림입니다.
이 강의는 MOS 를 배우는 단계라 설명을 자세히 하지 않았었는데,
1. 만약 n+ 영역이 없다면 (MOS 라면), low-frequency 일 때만 inversion charge 가 게이트전압에 대응할 수 있습니다.
2. 단 MOSFET 의 경우 (n+ source/drain 이 존재하면), 양쪽 n+ 영역으로부터 전자를 공급 받을 수 있기 때문에, high-frequency 에서도 inversion charge 가 게이트 전압에 대응할 수 있습니다.
즉, 강의에서 배운것처럼 MOS 는 frequency 에 따라 C-V 특성이 바뀌지만, MOSFET 은 바뀌지 않습니다.
그림에서 MOSFET 이 그려져 있는 이유는, low-frequency 에서는 MOS 와 MOSFET 의 C-V 특성이 동일하기 때문입니다.
항상 많은 도움 받고있습니다. 좋은 내용과 강의 정말 감사드립니다. 궁금한 점이 있어서 질문드립니다. 100Hz와 같은 저주파 커패시턴스에서 유독 noise가 심하게 측정이 되는것으로 알고있습니다. Capacitance가 결국 AC small signal의 변화에 따른 charge의 변화량으로 측정이 되는 것이니 저주파를 인가했을때 임피던스가 많이 커지게 되고 이로인해 AC 전류가 급격히 작아지며 charge량이 급격히 변하여 C-V 그래프에 noise가 많이 생기는건지 궁금합니다.
말씀하신 임피던스 문제가 중요하기 때문에, C-V 를 측정하기 위해 사용하는 LCR meter 중 낮은 주파수에서도 잘 측정할 수 있는 모델들이 따로 있고 보통 더 비쌉니다.
임피던스 문제 이외에, 낮은 주파수에서 발생하는 flicker noise 라는 것이 있습니다. oxide 의 trap 에 의해 발생하는데, 주파수가 낮을수록 더 심하게 나타나는 것이 특징입니다. 이런 noise 도 C-V 측정에 영향을 줍니다.
교수님 강의 감사합니다. 질문 한가지 드리겠습니다. 왜 inversion mode at low frequency일 때에는 Cox만 있는지 궁금합니다. Depletion region이 존재하므로 Cdep도 고려를 해야하지 않나요?
강의에서 이야기한듯이, low frequency에서는 Qdep 이 변하지 않기 때문입니다.
안녕하세요 교수님 8:53이 모호해서 질문드리는데 q dep이 s접합부분부터지않나요? 그런데 직사각형 보면 q inv가 dep이 있어야할부분까지 파고들었는데 그 부분이 헷갈립니다. depletion영역은 접합면에서부터 생성되는거로 알고있어서요.
depletion region의 정의를 다시 생각해보길 바랍니다.
@@DevicePhysics 네 감사합니다. 근데 7:13에 2번 설명하신게 공핍영역에서 스스로 홀쌍과 전자쌍을 생성한다고 하셨는데 공핍영역 정의를 다시 보니까 캐리어는 다 없어지고 fixed charge만 남은 영역이라 나와있는데 그럼 이 영역에서 스스로 생성할수가 없지 않나요?
@@gkastes9980 왜 생성되는지도 이 강의영상에 이미 설명되어 있습니다.
교수님 정말 좋은 강의 감사합니다.
궁금한 점이 생겨 댓글 남깁니다.
1. Vacancy와 같은 이온 이동으로 인해 저항변화가 일어나는 소자에서 C-V 를 측정할 때 (d, A 값이 일정하다고 가정할 때) 유전율 변화로 인해 Cap 값이 변화했다고 볼 수 있나요?
2. MOS 구조에서 Cap 값을 측정할 때 Cap값에 영향을 주는 요소가 이상적으로는 유전율, d 값, A 값 이지만 실제 측정 시 Cap 측정에 영향을 주는 주의해야 할 요소가 있을까요?
C-V 를 측정해서 신뢰할 수 있는가에 해당하는 Dissipation factor를 측정했을 때 적정 값(
아마도 RRAM을 연구하는 대학원생인것 같은데,
1) 저항변화소자에서 유전율을 측정하려는 시도 자체가 의미가 없습니다. 유전율은 insulator 물질의 bulk property 입니다. 즉, insulator 물질 조성이 균일할 때만 의미가 있는 물리량입니다. 따라서 이미 current path 가 생성된 이후에는 물리적으로 정의될 수 없는 값입니다.
2) 저항변화소자에서는 그나마 impedance 가 의미가 있습니다. 따라서 impedance 를 측정하고, cole-cole plot 을 그려 해석을 시도한 논문들은 쉽게 찾을 수 있을 것입니다.
@@DevicePhysics filament type 경우에 커런트패스가 확실하게 생겨 유전율을 구하기 어렵지만 interfacial type의 경우에는 이온 이동으로 인해 점진적으로 산소 공공을 컨트롤 하여 유전율의 변화로 인해 캡값이 달라진다는 보고를 본적이 있습니다. 이온 이동으로 인한 캡 값 변화로 보기가 힘든 것인가요? 실제로 moscap구조로 어큐물레이션 영역에서 dc 바이어스를 인가하고 난 뒤 캡 값이 많이 달라져 있음을 확인하였는데 이 변화값이 유전율 변화로 인해서 나온 것이 아닐 수도 있는 요인이 있을까요?
@@solarmoon9472 이미 답변했듯이 cap 값은 바뀌는것을 유전율의 변화로 설명하는 것은 잘못된 해석입니다. 유전율이 변했다면, 저항변화메모리가 아니라 유전율변화메모리라고 불렀겠죠. ferroelecric 물질들이 유전율이 스위칭시 변합니다.
@@DevicePhysics 교수님 답변 감사드립니다 ! 임피던스 관련된 자료들을 더 찾아보도록 하겠습니다 !
15:37
파이 ms가 커지는 것은 절댓값이 커진다고 이해하면 될까요? Vfb는 절댓값이 커지는 것으로 되어있는데 파이ms는 절댓값 기호가 없어서 질문드립니다.
제가 부호를 신경쓰지 않고 설명했네요. 생각하신게 맞습니다.
안녕하세요, 교수님 좋은 강의 감사합니다. 공핍영역에서 전자가 열생성으로 인해서 생성되는 건 강한 전계로 인해서 그만큼 충돌로 인한 열에너지가 높아져서 더 잘 일어나게 되는 걸까요?? 이전 영상을 다시 찾아봐도 이 부분이 너무 헷갈리네요ㅠ
더 잘 일어난다는게, 비교대상이 무엇인가요? 그리고 열적 생성인데 전계랑 무슨 관련이 있다는 것인가요?
@@DevicePhysics "strong inversion영역에서 전하의 대부분을 차지하는 반전전하인 전자는 공간전하영역 내에서 열생성된 전하"라고 제가 사용하는 교과서에는 명시가 돼 있는데요. strong inversion이후에는 표면전위의 작은 변화에도 표면의 전자농도가 크게 증가해서 dep영역과 표면전위가 변하지 않는다라고 이해하고 있는데, strong inversion이후에는 전자가 급격하게 증가하는 이유가 개념적으로 궁금해서 질문드렸습니다. 지수함수 텀으로 증가하기에 일정 부분부터 급격히 증가한다는 수식적인 이해는 이해가 가는데 개념적인 매커니즘을 잘 모르겠습니다.
@@DevicePhysics 잘 일어난다의 비교 대상은 strong inversion 이전 영역에서의 열생성 전자량 입니다.
strong inversion이후에 전자의 농도가 갑자기 증가하는 것이 아니라, 그냥 처음부터 쭉 지수함수적으로 증가합니다. 즉, Vt이전 시점에서도 전자는 Vg에 지수함수적으로 증가합니다. 다만 농도가 아직 낮을 뿐입니다.
@@DevicePhysics게이트에 전압을 더 인가하게 되면 MOS구조는 커패시터 구조이기 때문에 기판 영역에 대응하는 -전하가 추가로 형성되야 하는 걸로 알고 있는데요. strong inversion 이전에도 전자는 지수함수로 증가하나 농도가 아직 낮아 공핍영역이 증가하면서 NA-이온이 증가해 이를 대응해주는데 strong inversion 이후에는 전자의 농도가 충분해져 전자의 증가만으로도 충분히 대응할 수 있으니 공핍영역이 증가할 필요가 없다고 이해하면 될까요??
안녕하세요. 좋은 강의 잘 듣고 있습니다! 한가지 의문인 점이.. 마지막 예시 중에 Oxide thickness 감소에 따라 Vfb가 안 변한다고 자료에 되어 있는데 tox가 감소하면 Cox가 증가하기 때문에 실제로 IVfbI은 감소하는 것이 아닌가요? Vfb = Phi(ms) - Q'ss/Cox
MOS 강의 내내 이야기하였듯이 제 강의에서는 oxide 내에 존재하는 charge (Q'ss) 성분은 무시하였습니다.
교수님 궁금한점이 있습니다!
낸드플래시에서 program/erase시 gate에 특정전압을 인가하여 CV곡선을 뽑는거로 알고있는데, CV곡선 x축에 있는 gate voltage는 무엇인가요 ?
말 그대로 gate voltage 입니다.
안녕하세요, 교수님. 정의와 관련된 기초적인 질문이 생겨 질문드립니다. MOSFET에서 SOURCE와 DRAIN 부분은 제외하고 M/O/S 구조만 들여다 본다고 가정하면, 이를 MOS Capacitor라고 부를 수 있는 것인가요? 아니면 Drain과 Source가 존재하지 않는 2단자 소자만이 MOSCAP인 것인가요?
질문의 의미가 잘 파악되지 않습니다. MOS capacitor 라고 부를 수 있는지 없는지가 왜 궁금한가요?
항상 양질의 강의해주셔서 감사합니다 교수님
이번 챕터 6페이지에서 bulk의 electron이 depletion 영역으로 diffusion에 의해 이동한다고 하셨는데, 4.6절 9페이지에서 양자역학적 효과로 인한 n(x) 농도를 살펴보면 bulk에서 농도가 더 낮습니다. 그렇다면 어떻게 bulk에서 depletion region으로 diffusion되는 것인가요?
4.6 에서의 n(x) 그래프는, bulk 영역까지 그린것이 아니라 동그라미 친 interface 근처만을 그린 그래프입니다. inversion 된 캐리어들이 interface 에 딱 붙어서 존재하는것이 아니라 살짝 떨어진 위치에 존재하는것을 표현한 그래프입니다.
정말이해가 잘되는 너무 좋은 강의 감사합니다. 혹시 뜬금없지만 Cmin이나 혹은 커패시터의 직렬상황에서 계산 후 다시 역수를 취하지 않는 이유가 있을까요? 일반적으로 항상 1/Cmin 으로만 쓰는지 궁금합니다..
질문이 잘 이해되지 않습니다. 역수만 쓴다는게 무슨 의미인가요?
@@DevicePhysics Cmin 으로 쓰지않고 1/Cmin 으로 쓰는이유가 궁금합니다. 다른 서적들에서도 주로 1/Cmin 으로 표현하고있어서요.
Cmin 으로 쓰고 싶으면 써도 됩니다. 별 의미는 없습니다. 1/Cmin 으로 식을 쓰면 각 항의 의미가 나타나도록 분리가 되는것 뿐입니다.
@@DevicePhysics 아아 감사합니다!!
교수님 주파수와 전하의 크기에 관해 설명해주실 수 있을까요?
(마지막 설명이 저주파수에선 소신호가 작기에 bulk의 전자 모두 끌어들일 수 있어 C_eq = C_ox 이지만 고주파수는 캐패시터의 특성에 따라 대응하기에 너무도 빠르게 변하여 전자가 표면까지 잘 도달하지 못하여 C_eq = C_ox + C_dep 임을 잘 알았습니다)
'전하의 크기' 가 정확히 무슨 뜻인가요? 질문의 의미를 모르겠습니다.
@@DevicePhysics 아 제가 말씀을 잘못드렸군요. 주파수와 전하량의 관계입니다. 혹시 이 두 개에 어떠한 관계가 있는 건가요?
@@12345torre 전하량은 무슨 뜻인가요? 무엇이 궁금한것인지를 모르겠습니다.
@@DevicePhysics Q_inversion 와 frequency 의 관계입니다!
@@12345torre여전히 질문이 잘 파악이 안됩니다.
강의에서 설명하였듯이 Qinv 은 DC 전압에 의해서 생성되는 양이 있고, AC small signal 에 의해 추가로 생성되는 양이 있습니다.
강의에서 설명하였듯이, low frequency AC signal 인 경우에는 Qinv 이 생성됩니다. 하지만 high frequency AC signal 인 경우에는 Qinv 이 아니라 Qdep 이 생성됩니다. 즉, low-->high frequency 로 바뀌면서 추가로 생성되는 Q_inv 은 점점 줄어듭니다.
이게 궁금한게 맞나요?
궁금한 점이 있습니다. inversion mode (high freq.) 에서 charge 대응을 하기 위해 depletion 영역이 바뀐다고 설명을 해주셨는데요, threshold 이후에는 depletion width가 고정된다는 앞에 설명과 모순이 있는 것 같아서요. 어떻게 받아들여야 될까요? 좋은 강의 잘 보고 있습니다. 감사합니다!
강의에서 설명한대로, DC 전압이나 low frequency 의 AC 전압에 따라 발생하는 게이트쪽의 charge (Qm) 에는 inversion charge 가 충분히 대응할 수 있습니다. 따라서 이런 상황에서는 depletion region 의 변화는 없습니다.
다만 high frequency 의 AC 전압이 인가되면, 빠르게 변화하는 Qm 에 inversion charge 들이 빠르게 대응하지를 못합니다. 따라서 charge neutrality 를 만족시키기위해 어쩔수 없이 depletion region 이 변하게 되는 것입니다.
교수님 좋은강의 감사합니다. 혹시 도핑 농도변경이 아닌 NMOSCAP에서 Metal의 wf이 증가하면 어떻게 바뀌는지 알수 있을까요? NMOS 기준으로 Vth는 증가하고 Vfb도 증가할것 같은데 맞을까요?? 그리고 0v 기준으로 Cov도 증가할까요?
Vfb 가 증가한만큼 Vth 가 증가합니다.
Cov 는 무작정 증가한다고 말하기가 어려운게, 처음 상태가 어떤 mode 였는지에 따라 증가할수도 있고 그대로일 수도 있습니다.
교수님 항상 가르침 감사드립니다.
질문이 있습니다.
게이트에 전압을 인가하면
'Body'에 존재하는 minority carrier에 의해 채널이 형성되는 것인지
'source'에서 넘어오는 전자에 의해 채널이 형성되는 것인지 여쭙고 싶습니다.
글 읽어주셔 감사합니다.
source/drain이 없는 MOS capacitor 에서도 inversion 채널은 형성됩니다. 따라서 body 에 존재하는 minority carrier에 의해 채널은 형성됩니다.
교수님 inversion모드에서 high,low일때 에너지밴드를 각각 본적이없어서 질문드립니다! charge density에 대해서는 high,low가 다르게 그려지는게 나와있는데 에너지밴드는 high, low 일반적인strong inversion 에너지밴드와 동일할까여??
영상13분대에 그림들도 에너지밴드는 아닌거같아서 위와같이 의문이생겨서 질문드립니다
high, low 가 주파수를 말하는 것인가요?
강의 처음에 이야기한 dc, ac에 대한 내용을 이해했다면 질문에 대한 답은 저절로 나옵니다.
@@DevicePhysics 네 주파수 맞습니다.
AC전하는 공핍층하단부에 일어나는거라서 에너지밴드랑은 상관없는걸까여???
교수님 질문있습니다. C-V 곡선에서 accumulation영역에서 직선인 구간 중 임의로 다른 두점을 A, B로 놓으면 왼쪽(A점)이 전하분포도를 그렸을 때 오른쪽(B점)보다 절대값 Q가 크다고 이해하면 되나요?
마찬가지로 inversion에서 low frequency 상황도 V_G가 클수록 Qdep은 동일하지만 Qinv이 더 커진다라고 이해하면 되나요?
감사합니다.
Q의 절대값을 물어보는 것은 결국 DC capacitance 값을 물어 보는것인데, DC capacitance 값은 MOSFET 동작을 이해할 때 필요하지 않습니다.
아무튼 질문에 답을 해보자면,
1. 네 맞습니다.
2. DC 전압에 대해서 앞에서 배웠듯이, 이론적으로는 surface potential 이 고정되기 때문에, Qdep 만 커집니다.
좋은 강의 정말 감사합니다.
한가지 궁금증이 생기는데 이 강의에서 배운것은 Mos 구조의 캐패시터를 측정한 Cv특성인데 만약 Mosfet의 Cv특성 곡선을 측정하게 된다면 soure 나 Drain의 영향으로 mos구조와 다른 cv특성이 나올거 같다 생각이 되는데 만약 그래프로 나타낸다면 무슨 차이가 있을지 궁금합니다 . 항상 좋은 강의,감사드립니다
생각한대로 source/drain 의 전압조건에 따라 MOSFET 의 CV특성은 변하게 됩니다. 그밖에 다른 여러가지가 CV 에 영향을 미치기 때문에, MOSFET 에서 벌어지는 현상들을 물리적으로 해석하기 위해 CV측정을 연구에서 많이 사용하고 있습니다.
간단히 요약할 수 있는 내용은 아니고, 하나의 연구분야이기때문에 생각해야 될 부분이 많습니다.
높은 주파수에서 ac signal은 depletion charge를 변화시키는건 알겠는데, 만약 dc signal을 더 높게 인가하면 그 떄는 어떤 charge가 변화하게 되나요?
강의 제일 첫부분에 이미 설명하였습니다. dc전압은 mos의 동작모드를 결정합니다. 동작모드에 따라 바뀌는 Qs는 이미 이전 강의에서 설명 하였습니다.
교수님 작년부터 항상 잘 보고있고 정말 감사합니다. 혹시 이론 외적으로 CV를 측정하는게 궁금한데 일반적으로 수직으로 CV를 측정하기 어려울 것 같은데 Lateral 방향으로 CV를 측정하는 것이 가능할까요!?
전극이 lateral 하게 놓여만 있다면 측정 가능합니다.
oxide thickness 가 decrease 되면 Cmin 은 increase 된다고 하셨는데 Cmin 에서 Cdep 항의 변화는 없는건가요?
Cdep의 capacitance는 Cox에 모이는 전하량이 커질수록 dep region이 넓어져 감소한다고 생각하는데 Cox의 capacitance는 increase 되지만 Vt는 감소하기에 Cox에 모이는 전하량의 차이도 있을거라 생각하는데 무시해도 되는 요소인가요?
이미 이전 강의들에서 이야기하엿듯이, VT 시점 이후로는 depletion region 의 변화는 없습니다. 즉 Cdep 의 변화가 없습니다.
Cmin 값이 되는 시점이 바로 VT 시점 입니다.
질문 있습니다..!
영상 마지막 부분의 C-V 곡선 부분에서
음의 값을 가지고 있던 산화물의 전하 밀도 값이 양의 값으로 바뀌게 되면
도핑농도를 증가시킨것과 같이 그래프가 움직이는지 궁금합니다.
oxide charge 가 있다면 VFB 만 변하게 됩니다. VFB 가 변할때의 그래프는 강의를 통해 유추할 수 있을 것입니다.
감사합니다!:)
궁금한게 있는데 커패시터에 교류를 걸면 전압방향이 바뀜에 따라 충방전이 지속되는 걸로 아는데
12:54의 인벌전 로우에서 교류방향이 직류방향과 반대로 바뀌어도 교류와 직류 방향이 동일할 때와 소수캐리어 움직임에 차이점이 없나요?
아무나 답변좀요...
다시 가장 첫 슬라이드에서 설명한 내용을 이해하길 바랍니다.
MOS 의 capacitance 를 측정할 때는, "동작모드를 결정하는 DC 전압 (예: 2V )+ 작은 진폭의 AC 전압 (±0.1V)" 을 인가해서 측정을 합니다.
따라서 AC 전압 때문에 전류의 흐름이 바뀌는 상황이 아닙니다.
DC+AC 합쳐지면 max 2.1v min 1.9v 교류파형을 그리게 될텐데 1.9v일때는 2.1v일때보다 inversion low에서 채널에 모이는 전하량이 줄어들지 않나요?
@@jj-ib9qi 네 맞습니다. 교류전압의 변화에 따라 Si 쪽에 모이는 charge 의 양이 변화합니다.
교수님 궁금한점이 있습니다. high freq의 경우 Qinv가 반응하지 못하고 dep가 반응한다고 하셨는데 ,그럼 high freq 상황에서 Vg가 증가할수록 Wdep는 계속 증가하는건가요???
네 그렇습니다.
교수님 교재에 C'SD라고 되어있는데 프라임 과 SD는 무엇의 약자인지 궁금합니다.
교재에 다 나와있습니다. 프라임은 '단위면적 당'을 뜻합니다. SD 는 Space charge Density 입니다.
@@DevicePhysics 정말 감사합니다. 질문 한가지만 더 여쭙겠습니다. 제가 재료전공이라 전자공학과목을 수강하지 않아 이해가 되지 않는 부분이 있습니다. DC전압과 AC전압, small signal이 무엇을 의미하는 것인가요? 그리고 간혹 서적을 보면 채널이 형성된다고 하는 내용이 있는데 채널이 형성된다는 것은 무엇을 의미하는 것인지 궁금합니다. 항상 강의 감사하게 보고 있습니다!
@@헤헤-y7x DC전압은 시간에 대해 일정한 전압을 뜻합니다 (예: 3 [V]). AC전압은 시간에 따라 변하는 전압을 뜻합니다 (예: 3sin(t) [V]). small signal 은 작은 AC 전압을 뜻합니다 (대략 -100 mV ~ +100 mV). 일반적으로 다이오드나 트랜지스터와 같은 비선형 소자들은 DC+small signal 을 이용해서 해석을 하는데, 그 이유는 전자회로 시간에 배우는 내용이라 간단히 댓글로만 설명하기 어렵습니다.
그리고 채널의 의미는 MOSFET 강의에서 배우게 됩니다. source 와 drain 사이에 전류가 흐를 수 있는 통로를 뜻합니다.
교수님 그러면 Metal의 일함수를 si의 일함수보다 작게 가져가게되면 Vfb가 음의값으로 더 커져서 역시나 문턱전압(threshold voltage)가 줄어든다고 볼 수 있나요? 만약에 이게 맞다면 금속의 일함수를 계속줄여서 문턱전압을 계속 낮추면 될텐데 그렇지 않고 특정 금속만 사용하는 이유가 무엇인가요? 분명 trade off 관계가 있을 것 같은데 궁금합니다.
Vt를 계속 낮추어야 할 이유가 뭔가요?
@@DevicePhysics 문턱전압을 낮춰야 소자입장에서는 동작을 빠르게 할 수있다는 측면에서 그렇게 생각했습니다. 하지만 계속 낮추는데는 한계가 있을것이라 생각했고 한계에 도달하는 특정 금속을 사용하게 된다면 즉 금속의 일함수를 낮출대로 낮춘다면 C-V그래프에서는 문턱전압이 낮아짐에따라 좌측으로 Shift되고 추가로 어떤 변화가 일어나는지가 궁금합니다.
@@먹성이-p8e [기초반도체공학|5.5] 강의를 보면 이해할 수 있을 겁니다. 소자의 Vt 는 off 상태의 leakage current 때문에 무작정 낮출 수 없습니다.
@@DevicePhysics 말씀해주신 영상을 시청완료했습니다. leakage current 때문에 무한정 문턱전압을 낮출수 없다는것을 통해 금속의 일함수를 계속 낮추는게 해결책이 아니라는거군요. 교수님 그렇다면 해당영상에서 C-V측면에서는 일함수를 낮춘다면 문턱전압은 감소하는것은 맞는것이죠? 추가로 C-V그래프에서 변화는 더 없는 것인가요?
@@먹성이-p8e 네 생각하고 있는게 다 맞습니다.
게이트 농도가 낮아지면 low frequency c-v 그래프는 어떻게 변할까요?
게이트 도핑농도에 대한 효과는 다음 강의에 설명되어 있습니다.
high frequency에서는 inversion charge가 생길수없다라고 이해했는데 맞는지 궁금합니다. 맞다면 더이상생길 fixed charge도 없고 inversion charge도 생길수없다면 게이트에 걸어준전압만큼 charge neutrality를 만족시키기 위해선 어떤charge가 관여하나요??
10:12 부터 설명하는 내용입니다. inversion charge 가 안생기는 것은 아닙니다.
다만 high frequency 'small signal' 에 의해 △Qm 이 발생하였을 때, 이 △Qm 에 대응하는 charge 가 실리콘쪽에 형성되어야 하는데,
inversion charge 는 생성속도가 느리므로 대응할 수 없고, 따라서 depletion charge 가 △Qm 에 대응해서 증가/감소 된다는 뜻입니다.
즉 △Qm = △Qdep 인 관계로 동작하게 됩니다.
감사합니다 이해됐습니다!
mos c-v 그래프가 p형 기판 기준인것 같은데 n형 기판 기준으로 바뀌면 어떤 점이 달라질까요??
좌우 대칭으로 바뀝니다.
@@DevicePhysics ntype q-v그래프의 경우에는 위 그래프에서 좌우 대칭 하면 invertion영역에서 Qs가 음수니깐 y축 대칭까지 해야하나요??
@@user222-g9v네 맞습니다.
15:22
안녕하세요 질문이 있습니다!
농도가 증가하면 Vfb가 음의 값으로 커지고 파이fp가 커지는 것까지 이해했습니다. 이후 파이fp 가 커질때 Vt가 커진다고 식으로 설명해주셨는데 정성적으로 이해하고 싶습니다😂
또한 농도가 증가할수록 공핍영역의 폭이 감소하고 Cdep이 커지는 것도 정성적으로 이해하고싶습니다..!
어떻게 이해하면 될까요?! 교수님께서 알려주시면 정말 감사하겠습니다.. :)
1) 파이fp 는 body 쪽 Si 의 농도에 의해서 결정됩니다. 도핑 농도가 커질수록 파이fp 가 커집니다.
따라서 Si 의 도핑농도가 클수록 inversion 을 만들기 위한 Vt 는 커져야 합니다.
결과적으로 파이fp 가 커질때 Vt가 커지게 됩니다.
2) Cdep 에 대해서는 pn 접합을 다시 복습하는 것이 좋겠습니다.
감사합니다 교수님! 복습하겠습니다😄
ㅈㄴ잘가르치노 ㅋㅋ
교수님 궁금한점이있는데
cv특성곡선에서 공핍층영역에서는 공핍층에의한C때문에 합성커패시터 값이 줄어드는데 문턱전압이후 반전층영역에서 다시 합성커패시터가 증가하는이유가 무엇인가요?
반전채널은 커패시터의 역할을 하지않아서 인가요?
이미 강의 영상에 질문의 답은 다 설명되어 있습니다.
16:00