안녕하세요, 먼저 좋은 강의 잘 들었습니다. 감사합니다. 그런데 잘못된 부분이 있는 것 같아 말씀드립니다! 3:30 부터 설명하시는 D flip-flop은 D latch인 것 같습니다. 11:20 진리표에서 볼 수 있듯이 clk = 1이면 Q = D, clk = 0이면 Q = Q- 인데, 핵심은 clk = 1일 때 D가 바뀌면 Q도 바뀐다는 것입니다. 그려주신 timing diagram에서는 clk = 1일 때 D가 유지되기 때문에 마치 Q값의 update가 clk rising edge에만 이루어지는 것처럼 보이는데, 만약 clk = 1일 때 D가 바뀐다면 Q 역시 바뀔 것입니다. 이는 1:45에서 잘 설명해주셨듯이 edge triggered여야 하는 flip-flop의 동작이 아닌, latch의 동작입니다. D latch의 경우, 오해를 피하기 위해 gating signal의 기호를 clk대신 en(enable)로 사용하는 것이 좋아보입니다!
0:00 시작
0:28 레치와 플립플롭의 차이점
3:07 D플립플롭
12:35 SR플립플롭
17:47 JK플립플롭
25:45 T플립플롭
목소리가 너무 좋아서 집중이 잘됩니다!
너무 감사해요.. 덕분에 잘 이해했어요!!
중간중간 깨알 웃음 포인트도 좋아요 ㅋㅋ
댓글 너무 감사드립니다ㅠㅠㅠ
더 많은 영상으로 도움이 될 수 있길 노력하겠습니다!!
교수님 안녕하세요..
존경하고있습니다...
타 전공 학생인데 많이 도움 받았습니다 감사합니다!!
헷갈렸는데 너무 완벽히 이해해버렸습니다...
감사합니다!
교수님 죄송합니다. 저는 동시에 일어난다는 것을 받아들이기 힘들었던 것 같습니다
안녕하세요, 먼저 좋은 강의 잘 들었습니다. 감사합니다.
그런데 잘못된 부분이 있는 것 같아 말씀드립니다!
3:30 부터 설명하시는 D flip-flop은 D latch인 것 같습니다. 11:20 진리표에서 볼 수 있듯이 clk = 1이면 Q = D, clk = 0이면 Q = Q- 인데, 핵심은 clk = 1일 때 D가 바뀌면 Q도 바뀐다는 것입니다. 그려주신 timing diagram에서는 clk = 1일 때 D가 유지되기 때문에 마치 Q값의 update가 clk rising edge에만 이루어지는 것처럼 보이는데, 만약 clk = 1일 때 D가 바뀐다면 Q 역시 바뀔 것입니다. 이는 1:45에서 잘 설명해주셨듯이 edge triggered여야 하는 flip-flop의 동작이 아닌, latch의 동작입니다. D latch의 경우, 오해를 피하기 위해 gating signal의 기호를 clk대신 en(enable)로 사용하는 것이 좋아보입니다!
기가막혔다........
그는 신이야 다시 돌아와줘요
진짜 너무 쉽게 알려주세요 감사합니다
형아 방구냄새 맡아보고싶어여 형아 목소리 개설레여
ㅋㅋㅋㅋㅋㅋㅋㅋㅋ감사합니다
안녕하세요. 잘 보았습니다. 그런데 플립플롭이 이렇게 여러 종류인 이유가 뭔가요?
sr f/f의 1 1입력이 안되는걸 개선하기위해 jk f/f이 나온거고 주파수를 분주하기위해 jk 의 입력부분을 이용해서 t f/f으로 만들거나 등등 어디에 주로쓰이는지를보면 왜나온지 대충 보이더라구요
이거듣고 시험 30분전에 벼락치기해서 B+받았습니다
clk=1이라고 항상 가정하는 이유는 0일때는 신호가 가지 않기 때문인가요?
CLK이 0이면 AND게이트에서 무조건 출력이 둘 다 0이 나오기 때문에 NOR게이트를 통과하면 전 값을 유지하기 때문에 값을 비교할 필요가없어서 아닐까요?
회로도는 플립플롭이 아니라 래치를 의미하는 것 같은데 아닌가요?
올려주셔서 감사합니다. 다만 설명이 이해가 좀 안가게 설명하실 때도 있는 것 같아요.
제발 돌아와주세요 ㅠㅠ
Qn이랑 Qn+1은 Q,Q바랑 같은 의미인가요 ?
안녕하세요!
Q = 출력
Q` = 출력 반대
Qn = n번째의 출력
Qn+1 = n+1번째의 출력
이렇게 생각하시면 됩니다!
헐 감사합니다 너무 잘설명하셔서 강의
여러번 들었습니다!
목소리가 너무 졸려요
글로 보려면 아래 참고해주세용
wpaud16.tistory.com/174?category=925749