안녕하세요. 영상에서 첨부해주신 논문을 보고 궁금한 점이 있어 질문드립니다. 해당 논문에서는 outer spacer와 inner spacer를 구분하여 증착하였던데 영상에서 나온 spacer는 inner spacer가 아니라 외부 spacer를 말씀하시는 건가요? 좋은 영상 감사드립니다.
안녕하세요 칩쟁이님 저는 공대생4학년이고 현재 반도체관련 강의에서 GAAFET에 관해 발표준비를 하고있습니다 . GAA공정순서 자료를 찾던도중 가장 설명도 쉽게 해주시고 특히나 3D그림을 참고하며 보니 순서과정이 쉽게 눈에 들어왔는데요 영상에서 나오는 3D 그림이나 설명문을 조금 인용해도 될지 여쭤봅니다. 좋아요& 구독 합니다!
안녕하십니까 질문이 있어서 댓글을 쓰게 되었습니다 .칩쟁이님 강의를 보았을 땐 nanosheet보다 nanowire가 좋으나 양산하기 어렵다고 말씀하셨는데 위의 논문을 읽어보니 stacked nanosheet가 stacked nanowire보다 우수하다고 기술되어 있습니다 그래서 혼돈이 와서 어느 말이 맞는지 여쭤보게 되었습니다. 제가 잘못 알고 있는 부분이 있다면 수정해주시면 감사하겠습니다!!
single Si 맞습니다. 아마 그림 편의상 저렇게 하신거같네요.다이아몬드 처럼 나오는거는 Si surface 의 면방향때문에 그렇습니다. 또한 추가적으로 말씀드리면 S/D 쪽에 epi grow 하는것은 strain 을 주면 이동도의 상의 효과때문에 이러한 방식을 사용합니다. 작성자께서 언급하신 VLSI 참고 해보니 5각형 형태로 성장 되어있네요.
Dummy 형성의 이유는 패터닝문제 때문입니다. 비단 Dummy gate 뿐만 아니라 dummy 형성은 많이해요~ 근데 영상에서의 dummy gate는... 좀 생소하네요. 뭐 추정하건데 gate 영역에서 MBC 형성을 해야하니, gate 영역을 먼저 패터닝하고 거기에 맞춰서 날린 뒤에 MBC 형성하고 뭐 그런목적으로 논문은 사용한게 아닐까 싶네요. LDD 를 위한 Spacer 는 bulk 까지는 맞는데, Fin 에서부터는 그 의미는 좀 퇴색됐다고 보는게 맞을 것 같네요
![[개념 잡기] MOSFET, FinFET, GAA 비교 (feat. 반도체 취업/반도체 강의)](http://i.ytimg.com/vi/liJVL8k5BWc/mqdefault.jpg)
이 영상이 있어서 정말 다행이예요.
구독했습니다! 응원합니다 칩쟁이님 설명이 참 자세하네요. 많은 도움 받고 갑니다.
정말 알기 쉽게 살려주셔서 감사합니다!!
Hi there! Thank you! Good animation! I was trying to understand nanosheets. This is a good animation, thank you!
좋은 영상 감사합니다
봐주셔서 감사합니다!
안녕하세요. 영상에서 첨부해주신 논문을 보고 궁금한 점이 있어 질문드립니다. 해당 논문에서는 outer spacer와 inner spacer를 구분하여 증착하였던데 영상에서 나온 spacer는 inner spacer가 아니라 외부 spacer를 말씀하시는 건가요? 좋은 영상 감사드립니다.
잘 봤습니다~
안녕하세요 칩쟁이님 저는 공대생4학년이고 현재 반도체관련 강의에서 GAAFET에 관해 발표준비를 하고있습니다 . GAA공정순서 자료를 찾던도중 가장 설명도 쉽게 해주시고 특히나 3D그림을 참고하며 보니 순서과정이 쉽게 눈에 들어왔는데요 영상에서 나오는 3D 그림이나 설명문을 조금 인용해도 될지 여쭤봅니다. 좋아요& 구독 합니다!
가능합니다 ㅎㅎㅎ ! 발표 잘 하세요!
와 감사합니다!. perigate에 대해서도 한번 부탁 드려도 될까요!?
perigate 는 어떤 것을 의미하나요 ㅎㅎ? 처음 듣는 말인 것 같네요.. 소스를 주시면 그거에 대해 분석 해 보겠습니다 ㅎㅎ
@@KoreanChipmaker 4D NAND FLASH 구조에서 GAA구조의 NAND 밑에 들어가는 PUC구조의 Peri-transistor 말씀하시는 것 같네요
왜 한국말보다 영어를 더 잘함?
게이트를 마지막으로 형성시킬 때,
어떤 물질로 형성시키나요?
비어있는 틈새로 꽉꽉 채워 증착시킬 수 있는 건가요?
어떤 물질을 사용하는진 모르겠네요.
텅스텐이 cvd가 가능하니까, 텅스텐을 한 번 깔고 그 위에 다른 메탈을 덮지 않을까 추측합니다
좋은영상 너무 감사합니다
근데 의문점이 드는게 더미게이트를 제거하고 sige를 제거하는데 소스 드레인이 덮고 있는 sige도 제거되는건가요?? 아니면 드라이에치라서 게이트쪽 sige만 제거되는건가요??
SiGe를 etch하기 전에 S/D의 Si/SiGe층을 완전히 없애고 새로 Si epitaxy를 깔아서 S/D를 형성하는걸로 알고있습니다
안녕하십니까 질문이 있어서 댓글을 쓰게 되었습니다 .칩쟁이님 강의를 보았을 땐 nanosheet보다 nanowire가 좋으나 양산하기 어렵다고 말씀하셨는데 위의 논문을 읽어보니 stacked nanosheet가 stacked nanowire보다 우수하다고 기술되어 있습니다 그래서 혼돈이 와서 어느 말이 맞는지 여쭤보게 되었습니다. 제가 잘못 알고 있는 부분이 있다면 수정해주시면 감사하겠습니다!!
채널이좁은 나노와이어 구조보다 나노시트 구조가 흐를수있는 전류랑이 많아서 전체적인 성능은 더 좋다고 할수있어요
혹시 s/d epitaxy 성장시에 finfet 공정때처럼 다이아몬드모양으로 나오지 않는 이유는 si가 아니라 sige이기 때문일까요? 모쪼록 영상 감사합니다!
single Si 맞습니다. 아마 그림 편의상 저렇게 하신거같네요.다이아몬드 처럼 나오는거는 Si surface 의 면방향때문에 그렇습니다. 또한 추가적으로 말씀드리면 S/D 쪽에 epi grow 하는것은 strain 을 주면 이동도의 상의 효과때문에 이러한 방식을 사용합니다. 작성자께서 언급하신 VLSI 참고 해보니 5각형 형태로 성장 되어있네요.
영상 잘봤습니다! 궁금한점이 있는데 SiGe 녹일때 HCl쓰면 다른 물질들도 녹지 않나요?!
그리고 gate oxide 증착할때 서로 붙지않고 모든면을 어떤 방식으로 증착시키는지 궁금합니다..!
물질마다 용액에 대해 식각되는 정도가 다릅니다. SiGe는 잘 녹이고 다른 물질은 안녹이는 용액을 사용합니다 ㅎㅎ
게이트 옥사이드는... 어떻게 공정 파라미터를 잘 맞추지 않을까요? 저도 쉽지는 않아 보입니다
안녕하세요 칩쟁이님. 궁금한 점이 있는데요! Si 채널을 형성하기 위해 SiGe를 녹인다고 보조제로 사용한다고 하셨는데 이 역할을 다른 물질이 아닌 SiGe가 하는 이유가 있을까요?
SiGe 는 실리콘 위에 단결정으로 성장시킬 수 있는 물질이라 그렇습니다 ㅎㅎ
SiC도 실리콘 위에 단결정 성장이 가능하나, 굳이 SiGe를 쓰는 이유는 Si와 격자 크기가 그나마 비슷해서일거라고 추측됩니다.
칩쟁이님 몇가지 여쭤봐도될까요? 더미게이트 형성 이유와 spacer형성이유에 대해 궁금합니다. 반도체강의시간에 spacer는 게이트단자보호와 ldd영역을 형성하기위해 형성한다고 배웠는데 gaa기술에선 다른이유가 있는지 궁금합니다!
gaa 에서도 마찬가지입니다 ㅎㅎ
gaa에서는 게이트와 소스드레인 사이 fringing cap 문제도 좀 더 심각해지고요.. 스페이서 기능들이야 많습니다 ㅎㅎ
Dummy 형성의 이유는 패터닝문제 때문입니다. 비단 Dummy gate 뿐만 아니라 dummy 형성은 많이해요~ 근데 영상에서의 dummy gate는... 좀 생소하네요. 뭐 추정하건데 gate 영역에서 MBC 형성을 해야하니, gate 영역을 먼저 패터닝하고 거기에 맞춰서 날린 뒤에 MBC 형성하고 뭐 그런목적으로 논문은 사용한게 아닐까 싶네요. LDD 를 위한 Spacer 는 bulk 까지는 맞는데, Fin 에서부터는 그 의미는 좀 퇴색됐다고 보는게 맞을 것 같네요
녹인다라는 표현이 식각을 뜻하는건가요?
GAA구조와 3D적층 구조는 서로 다른 개념인가요? 차이점이 무엇인지 궁금합니다
gaa 구조를 만드는 과정에서 적층이 필요합니다~
딱봐도 수율 잡기 겁나 힘들어보이네..
뭐지 이건? MEMS공정 보는 거 같네..