강의 정주행중인데 너무 유익하고 비전공자도 쉽게 이해가 되서 많은도움을 받고 있습니다. 감사합니다 교수님. 바쁘신줄 알지만 궁금한점이 있어 몇가지 질문을 드립니다! 1. TSV 공정에서 실리콘 etching 후 산화물을 증착, 그리고 그위에 Cu via를 형성하면 패턴면과 Cu via사이에 산화물이 있게 되는 것인가요? 그렇다면 사이에 있는 산화물이 절연을 하지 않아야 패턴면에서 Cu via로 전기적 신호가 연결될텐데, 어떻게해서 가능한것인지 궁금합니다. 2. via open시에 wafer보다 via가 튀어나도록 남겨놓으면 공정의 난이도가 올라갈 것 같은데, Thermal compression 하면서 눌러줌으로써 확실하게 via끼리(혹은 Via와 buffer die를) 연결하기 위해서 그렇게 하는것이 맞나요? 그리고 Via open시에도 CMP 연마가 사용되나요? 반대쪽은 CMP연마로 단차없이 싹 미는데 다른 방법이 있을지 궁금합니다.
안녕하세요 윤창민 교수입니다. 11월이라 업무가 많아 이제 답변을 드리네요 일단 1번부터 답변을 드리자면, TSV 공정 부분은 제가 다시 업데이트를 하려고 합니다. 일단 TSV의 경우에는 Fab에서 형성이 된 다음 BEOL 후에, Front-Side Solder bump를 만든 상태로 Post Fab으로 입고됩니다. Post Fab에 입고된 TSV 웨이퍼의 반대편에 Via를 노출 + Bump 형성을 진행해줘야 합니다. 일단 백면 즉 실리콘 면을 Gas를 통해서 식각을 진행하면, 실리콘은 깎여나간 상태에서 Via는 돌출이 되어있구요, Passivation을 진행하면 돌출된 Via와 식각된 실리콘 백면에 모두 절연층이 형성되어있죠. 궁금하신 것과 같이 절연층은 Via 위에 존재하면 전기가 통하지 않기에 CMP를 통해서 Via 위의 절연층을 제거해줍니다. 그리고 나서 Via 위에 Backside bump를 형성 해줍니다. 이렇게 Back side 범프가 형성이 되고 나면 NCF를 Backside bump 위에 도포해주고 적층을 올린다고 생각하시면 될거 같아요. 그러면 자연스레 2번에 대한 답변이 되는데요. Backside bump 형성을 진행하면 절연층과 bump 사이에는 어쩔수 없이 단차가 발생하고, 그 단차를 NCF 소재로 메워준다고 생각하시면 됩니다 (마치 플립칩의 언더필과 마찬가지로). 혹시 그림으로 궁금하시면 메일 보내주시면 제가 해당 내용을 그림으로 보내드릴게요~ 답변 늦어서 죄송합니다!
@@HBNUFCML 두서없는 질문에도 친절하게 답변해주셔서 감사합니다. CMP를 통해 전기적 통로를 만들어주고, NCF소재로 단차를 매꾼다는 것이네요. 관련 키워드로 구글링해보니 그림도 많이 나와서 얼추 이해가 되었습니다! 너무나 큰 도움이 되었습니다. 이렇게 정확하고 좋은 정보를 접할 수 있다는게 감사할 따름입니다!!
안녕하세요 윤창민 교수입니다. 제가 계측 전문가가 아니라서 정확한 답변은 어렵지만, 너무나 당연히 vision을 통해서 align을 진행하고 위에 칩들을 쌓아 올리는 것이겠죠. 각 위치가 잘 맞았는지를 비전을 통해서도 검사를 당연히 진행하고, 전기 테스트를 통해서도 확인을 진행하겠죠. 쌓아올리면서 비전 테스트는 당연한 일이라고 보시면 됩니다.
좋은 강의 감사합니다. 비전공자로써 혼자서 공부하기가 힘들었는데 많은 도움이 되고 있습니다. 아직 모든 강의를 듣진 않았지만, 궁금한 내용에 대해서 질문드리고 싶습니다. 1. flip chip mount 에서 범프는 나중에 사용되는 솔더볼과 같은 것이라고 봐도 상관이 없는건가요? 비슷해서 조금 헷갈립니다. (+ 솔더볼 공정도 구체적으로 알고 싶습니다. ) 2. 기존에 알고 있던 내용으로는 컨벤셔널 패키지와 WLP의 큰차이 점으로 웨이퍼를 칩으로 각각 자르고 나서 공정을 하는가 / 웨이퍼 그대로 공정후 자르는가 로 이해하고 있었습니다만, 그17분대의 그림은 칩의 형태처럼 보여서 잠깐 혼란이 왔었습니다만 WLP도 칩으로 나누고 공정이 이루어지고 컨벤셔널과의 차이점은 PCB대신 RDL을 사용한다는 것 뿐인가요? 3. 현재 기계공학도로지만 솔더볼 마운트장비 회사의 장비설계를 지원하기에 앞서 공부를 하고 있습니다. 솔더볼이 다른 보드에 실장하기 위한 연결체 정도로만 알고 있습니다만 혹시 솔더볼 공정에 대한 이슈가 있다면 여쭤보고 싶습니다. (+ 기계공학, 설계 관점으로 어떻게 해결할 수 있을지 생각이라도 해보려고 하고 있습니다.)
질문에 답변 드립니다! 1. flip chip mount 에서 범프는 나중에 사용되는 솔더볼과 같은 것이라고 봐도 상관이 없는건가요? 비슷해서 조금 헷갈립니다. (+ 솔더볼 공정도 구체적으로 알고 싶습니다. ) - 1번 질문 답변 드립니다. Flip-Chip을 PCB에 실장 시킬 때는 Solder ball이 아닌 훨씬 작은 사이즈의 Solder bump를 사용합니다. 공정은 백랩 -> 쏘잉 -> Chip Picking -> Flux dipping -> PCB 실장 (FCM : Flip-chip mount 혹은 SMT : Surface mount technology) 로 이어지며, Solder Ball 공정의 경우 패키징 공정이 다 끝난 후에 패키지의 아래쪽에 붙이는 큰 Solder ball을 의미합니다. 이 경우는 패키지가 예를 들어 메모리 라면 우리가 잘 알고 있는 컴퓨터 램 모듈에 패키지가 여러 개가 있을 텐데요. 그것과 같이 다른 더 커다란 PCB에 실장 하기 위해 붙이는 것 입니다. Solder Ball Attach의 SAC (Sn-Ag-Cu) 재질의 땜납 ball을 패키지의 밑에 붙이는 것으로 Flux를 바르고 땜납을 올린 후 reflow 한다고 생각하시면 됩니다. 또한, 패키지용 PCB 업체에서 Solder Ball을 붙여서 패키징 공정에 납품 되는 경우도 있는데. 이 경우는 특수한 패키지의 경우에 사용됩니다. 2. 기존에 알고 있던 내용으로는 컨벤셔널 패키지와 WLP의 큰차이 점으로 웨이퍼를 칩으로 각각 자르고 나서 공정을 하는가 / 웨이퍼 그대로 공정후 자르는가 로 이해하고 있었습니다만, 그17분대의 그림은 칩의 형태처럼 보여서 잠깐 혼란이 왔었습니다만 WLP도 칩으로 나누고 공정이 이루어지고 컨벤셔널과의 차이점은 PCB대신 RDL을 사용한다는 것 뿐인가요? 컨벤셔널 패키지의 경우 Chip의 전기 인출을 PCB에 연결하여 진행을 하는 것이며, Advanced 중 WLP, PLP, HBM과 같은 제품은 RDL (redistribution layer)를 패키지 업체 (S전자 등) 에서 공정을 진행하기에 PCB를 납품 받을 필요가 없습니다. WLP의 방식은 사실 많은 방식이 존재합니다. Chip-to-chip, Chip-to-Wafer, Wafer-to-Wafer 방식 등이 있습니다. 하지만 컨벤셔널과 가장 큰 차이점은 PCB를 사용하냐 안하느냐가 가장 큰 차이점이며, 컨벤셔널 패키지는 Chip을 쪼갠 후 PCB에 실장하는 순간 PCB 단위의 공정으로 바뀝니다. WLP 같은 경우는 Chip을 쪼개도 Wafer 위에 쌓아 올리며 Chip을 쪼개고 Wafer에 올리느냐 혹은 Wafer를 Wafer 위에 올리느냐에 따라서 앞에서 이야기한 다른 방식의 WLP가 이루어집니다. 단순하게 Wafer-level 이란 Wafer 위에 계속 얹어나가면서 PCB를 사용하지 않고 전기 인출을 하는 RDL을 만드는 방식이며, WLP의 장점은 PCB를 사용하지 않는 점 그리고 컨벤셔널은 W/B 혹은 FCM 공정 이후 PCB 단위이지만 WLP는 Wafer의 크기로 공정이 이루어지기에 대면적화가 진행되었다 라고 생각할 수 있겠습니다. PLP 같은 경우는 panel 크기로 패키징 공정을 진행하기에 WLP보다도 더 대면적화가 된 상태로 진행한다 할 수 있겠습니다. 컨벤셔널 패키지를 PCB-level 패키지라고 생각하면 덜 헷갈리실거 같습니다. 3. 현재 기계공학도로지만 솔더볼 마운트장비 회사의 장비설계를 지원하기에 앞서 공부를 하고 있습니다. 솔더볼이 다른 보드에 실장하기 위한 연결체 정도로만 알고 있습니다만 혹시 솔더볼 공정에 대한 이슈가 있다면 여쭤보고 싶습니다. (+ 기계공학, 설계 관점으로 어떻게 해결할 수 있을지 생각이라도 해보려고 하고 있습니다.) - 솔더 볼의 경우 사실 그렇게 많은 불량이 발생하는 공정은 아닙니다. 왜냐면 사이즈가 크기 때문입니다 (Solder bump의 경우는 꽤 많은 불량이 발생합니다). Solder Ball에서 불량이 발생하는 경우는 아무래도 땜납의 조성이 잘 못 되어 제대로 된 실장이 출하되고 나서 일어나지 않는 경우, 땜납 내에 Void가 존재하는 경우, 앞의 두 경우 등에 의해 고객사에서 실장 (Mount)를 제대로 진행하지 못해 발생하는 Non-wet 불량 (솔더볼이 고객사의 PCB에 잘 붙지 않는 경우), Solder Ball의 양이 너무 많아서 옆의 Solder와 붙어서 발생하는 Short, Solder ball의 양이 너무 적은 경우, Solder ball이 정확한 위치에 안착이 안되는 경우, Solder ball이 안 붙은 경우 (Solder missing) 등이 존재 한다고 보면 될 거 같습니다. 기계 공학적인 입장에서 봤을 때, Solder ball의 양과 Solder Ball이 안착될 위치에 정확하게 안착 되게 하는 것이 목표이기에 비전 (Vision) 설비에 대한 정확성 + Solder Ball의 안착 등에 대해 생각을 해보는 것이 좋을 거 같으며, Solder Ball과 패키지의 PCB pad와의 접합성에 대해서도 고민을 해보는 것이 좋을 거 같습니다. 요즘은 소재와 + 설비가 동시에 적용되는 경우가 많은데요. SBA 공정의 경우 오랫동안 큰 문제 없이 진행된 공정이기에, 사실 엄청난 문제는 많이 발생하지 않습니다. 위에서 말했듯이 설비의 관점보다 Solder ball이 intermetallic layer를 실장하는 PCB Pad의 금속과 잘 형성하는지가 가장 큰 관점이라고 생각됩니다. 그 외의 공정 중, Molding 공정 (저점도 EMC의 개발) 혹은 Wire 공정(capillary 막힘 없이 연속 공정이 되게끔)에 대한 설비 개발의 수요는 여전히 많이 존재합니다. 모두 답변이 되었을지는 모르겠지만 좋은 질문 감사합니다.
좋은 질문입니다. 그냥 단순하게 생각했을 때, CMP 연마를 통해서 처음에 Via를 Open을 해주었구요, TSV는 한쪽만이 아니라 양쪽을 Open 해주어야지만 겹겹이 층을 쌓을 수가 있겠죠. 그래서 Open한 면을 Carrier에 부착을 하고, 반대편을 또 연삭을 해주어야 하니 거꾸로 뒤집는다는 표현을 쓴거라고 생각을 하면 될거 같습니다. 그래서 그냥 양쪽을 Open하기 위한 단순한 방법이라고 생각하면 될거 같아요. 한쪽을 Open 했는데, 그 반대편 (Open이 안된 곳)을 Carrier에 부착하면 당연히 Carrier를 떼고 또 연마를 진행을 해야겠죠? 그래서 Carrier는 HBM 공정에서 공정이 쉽게 진행되기 위해 올려놓는 물건이라고 생각을 하면 좋을거 같아요!! 그리고 Cu Via의 높이를 맞추는건 CMP 공정을 통해서 최대한 맞춰야하구요. 높이가 맞는지 안맞는지는 Vision (계측)을 통해서 측정을 한다고 생각을 하면 됩니다. 특히, 다음 세대 패키징에서는 D2W (Die-to-wafer) 기술을 사용하기 때문에 Via 높이가 정밀하게 맞는게 점점 중요해지고 있습니다~ 참고 해주세요
4h는 4단, 8h는 8단 Chip을 쌓아올리는 높이를 말하는 것입니다. 쌓아올리기 위해서는 칩을 반복적으로 위에 올려놓으니 반복 공정이라고 할 수 있겠죠? 차곡차곡 Prebonding을 통해서 위로 쌓아올리고 난 뒤 전체층이 올라가고 나면 postbonding을 통해 전체를 열 압착을 진행합니다. 그림으로 보고 싶으시면 ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=7999925 를 참고하시면 되겠습니다.
스트립 그라인더의 경우 몰딩이 끝나고 나면 종래의 반도체 패키지는 상부까지 몰딩이 덮여 있는 상태입니다. 몰딩이 너무 두꺼울 경우 전체적인 반도체 패키지 높이가 너무 높아지기 때문에 스트립 그라인더를 통해서 위쪽 몰딩의 두께를 감소시킬 수 있구요. 특히, HBM 같은 경우는 사이드 몰딩 (측면만 보호) 해주는 경우도 있기 때문에 상부의 몰딩을 스트립 그라인더를 통해서 갈아 없애줄 수도 있습니다. 회사마다 공정 방식이 다르겠지만, 스트립 그라인더의 주 목적은 몰딩이 끝난 패키지를 얇게 하는 공정입니다. 패키지 같의 높이를 맞출 경우 사용할 수도 있겠지만 칩렛은 칩들이 실장하고 그 위에 전체적인 몰딩을 진행할 것이기에 칩렛의 높이들을 맞춘다는 표현은 적절하지 않을거 같습니다. 최근에는 HBM 혹은 WLP, PLP가 핫하기 때문에, 더 얇게 패키지를 만드는 목적으로, 스트립 그라인더를 사용한다고 보시면 될거 같아요. 그러면 왜 애초에 몰딩을 얇게 안하는냐? 라고 물으시면, 금형 설계의 문제나, 꼭 필요한 적정 두께로 몰딩을 하지 않으면 몰딩이 잘 이루어 지지 않기 때문에 선몰딩 & 후 그라인딩을 한다고 보시면 될거 같습니다. 아무튼, 제가 주식 부분은 잘 몰라서, 기술력을 가지고 있는 좋은 회사라면 분명 장기적으로 주가도 상승하지 않을까 싶습니다. 수고하세요!!
좋은 강의 감사합니다! 이해가 되지 않는 부분이 있어서 몇가지 질문 드립니다. 1. carrier wafer는 오로지 운반용으로만 사용되는 dummy wafer같은 건가요? TSV나 WLP공정에서 carrier wafer는 딱히 필요가 없어보이는데 왜 사용하는 건가요? 2. Buffer die와 RDL Layer는 pcb대신 die의 전기적 인출 역할을 하고 wafer라는 공통점이 있는데 어떤 차이점때문에 다른 이름으로 불리나요? 3. TSV에서 패턴면 위에 에칭을 하고 비아를 형성하는데 패턴면이 손상되어 칩이 고장나지는 않나요?
안녕하세요 강의 시청 해주셔서 감사합니다. 일단 질문에 답변을 드리자면 1. carrier wafer는 운반용으로만 쓰이며, wafer라고 하지만 실제로는 유리로 만들어진 둥근판입니다. HBM 작업시에 활용을 합니다. Carrier wafer 위에 칩을 고정해주고 추가 작업을 진행합니다 ~ 그리고 WLP는 panel level이라서 carrier wafer가 없습니다. Carrier wafer에 고정을 한 뒤, grinding 등의 작업을 수행 하기에 꼭 필요합니다. Via open 도 마찬가지구요 2. HBM의 buffer die 는 전기적 인출 역할에 국한된 것이 아니라 위쪽의 core die들의 연산을 제어하는 명령을 내리는 기능이 주입니다. 그렇기에 buffer는 꼭 필요합니다. 3. 좋은 질문입니다. 일단 TSV를 형성하는 방식이 여러가지가 있는데요 Via first, Via-middle, Via last 등이 있습니다. 그리고 모든 경우에 다 pattern면에 데미지를 입지 않게 via 작업을 합니다. 즉 pattern 면 위에 via가 있는 층을 작업을 한다고 생각하면 될 거 같아요~ 그림으로 보고 싶으시면 첨부한 링크에서 확인해보시길 바랄게요 (www.researchgate.net/figure/Different-TSV-integration-process-flow_fig1_304358874) 답변이 되셨을지 모르겠네요
감사합니다
강의 정주행중인데 너무 유익하고 비전공자도 쉽게 이해가 되서 많은도움을 받고 있습니다. 감사합니다 교수님.
바쁘신줄 알지만 궁금한점이 있어 몇가지 질문을 드립니다!
1. TSV 공정에서 실리콘 etching 후 산화물을 증착, 그리고 그위에 Cu via를 형성하면
패턴면과 Cu via사이에 산화물이 있게 되는 것인가요?
그렇다면 사이에 있는 산화물이 절연을 하지 않아야 패턴면에서 Cu via로 전기적 신호가 연결될텐데,
어떻게해서 가능한것인지 궁금합니다.
2. via open시에 wafer보다 via가 튀어나도록 남겨놓으면 공정의 난이도가 올라갈 것 같은데,
Thermal compression 하면서 눌러줌으로써 확실하게 via끼리(혹은 Via와 buffer die를) 연결하기 위해서 그렇게 하는것이 맞나요?
그리고 Via open시에도 CMP 연마가 사용되나요? 반대쪽은 CMP연마로 단차없이 싹 미는데 다른 방법이 있을지 궁금합니다.
안녕하세요 윤창민 교수입니다. 11월이라 업무가 많아 이제 답변을 드리네요
일단 1번부터 답변을 드리자면, TSV 공정 부분은 제가 다시 업데이트를 하려고 합니다. 일단 TSV의 경우에는 Fab에서 형성이 된 다음 BEOL 후에, Front-Side Solder bump를 만든 상태로 Post Fab으로 입고됩니다. Post Fab에 입고된 TSV 웨이퍼의 반대편에 Via를 노출 + Bump 형성을 진행해줘야 합니다. 일단 백면 즉 실리콘 면을 Gas를 통해서 식각을 진행하면, 실리콘은 깎여나간 상태에서 Via는 돌출이 되어있구요, Passivation을 진행하면 돌출된 Via와 식각된 실리콘 백면에 모두 절연층이 형성되어있죠. 궁금하신 것과 같이 절연층은 Via 위에 존재하면 전기가 통하지 않기에 CMP를 통해서 Via 위의 절연층을 제거해줍니다. 그리고 나서 Via 위에 Backside bump를 형성 해줍니다. 이렇게 Back side 범프가 형성이 되고 나면 NCF를 Backside bump 위에 도포해주고 적층을 올린다고 생각하시면 될거 같아요. 그러면 자연스레 2번에 대한 답변이 되는데요. Backside bump 형성을 진행하면 절연층과 bump 사이에는 어쩔수 없이 단차가 발생하고, 그 단차를 NCF 소재로 메워준다고 생각하시면 됩니다 (마치 플립칩의 언더필과 마찬가지로). 혹시 그림으로 궁금하시면 메일 보내주시면 제가 해당 내용을 그림으로 보내드릴게요~ 답변 늦어서 죄송합니다!
@@HBNUFCML 두서없는 질문에도 친절하게 답변해주셔서 감사합니다.
CMP를 통해 전기적 통로를 만들어주고, NCF소재로 단차를 매꾼다는 것이네요.
관련 키워드로 구글링해보니 그림도 많이 나와서 얼추 이해가 되었습니다!
너무나 큰 도움이 되었습니다. 이렇게 정확하고 좋은 정보를 접할 수 있다는게 감사할 따름입니다!!
안녕하세요. 강의정말 잘 들었으며, 궁금한점이 있어 문의 드립니다.
1. 칩을 쌓는 경우 칩별 Via의 위치를 맞추는 방법은 어떻게 되나요?? Vision을 통해 측정 후 보정을 해주는 것인가요???
2. 각 위치가 잘 맞았는지 검사하는 공정은 없는지요??
안녕하세요 윤창민 교수입니다. 제가 계측 전문가가 아니라서 정확한 답변은 어렵지만, 너무나 당연히 vision을 통해서 align을 진행하고 위에 칩들을 쌓아 올리는 것이겠죠. 각 위치가 잘 맞았는지를 비전을 통해서도 검사를 당연히 진행하고, 전기 테스트를 통해서도 확인을 진행하겠죠. 쌓아올리면서 비전 테스트는 당연한 일이라고 보시면 됩니다.
좋은 강의 감사합니다.
비전공자로써 혼자서 공부하기가 힘들었는데 많은 도움이 되고 있습니다.
아직 모든 강의를 듣진 않았지만, 궁금한 내용에 대해서 질문드리고 싶습니다.
1. flip chip mount 에서 범프는 나중에 사용되는 솔더볼과 같은 것이라고 봐도 상관이 없는건가요? 비슷해서 조금 헷갈립니다. (+ 솔더볼 공정도 구체적으로 알고 싶습니다. )
2. 기존에 알고 있던 내용으로는 컨벤셔널 패키지와 WLP의 큰차이 점으로 웨이퍼를 칩으로 각각 자르고 나서 공정을 하는가 / 웨이퍼 그대로 공정후 자르는가 로 이해하고 있었습니다만, 그17분대의 그림은 칩의 형태처럼 보여서 잠깐 혼란이 왔었습니다만 WLP도 칩으로 나누고 공정이 이루어지고 컨벤셔널과의 차이점은 PCB대신 RDL을 사용한다는 것 뿐인가요?
3. 현재 기계공학도로지만 솔더볼 마운트장비 회사의 장비설계를 지원하기에 앞서 공부를 하고 있습니다. 솔더볼이 다른 보드에 실장하기 위한 연결체 정도로만 알고 있습니다만 혹시 솔더볼 공정에 대한 이슈가 있다면 여쭤보고 싶습니다. (+ 기계공학, 설계 관점으로 어떻게 해결할 수 있을지 생각이라도 해보려고 하고 있습니다.)
제가 주말이라 답장이 늦었습니다 내일 답변 성실히 드리겠습니다
질문에 답변 드립니다!
1. flip chip mount 에서 범프는 나중에 사용되는 솔더볼과 같은 것이라고 봐도 상관이 없는건가요? 비슷해서 조금 헷갈립니다. (+ 솔더볼 공정도 구체적으로 알고 싶습니다. )
- 1번 질문 답변 드립니다. Flip-Chip을 PCB에 실장 시킬 때는 Solder ball이 아닌 훨씬 작은 사이즈의 Solder bump를 사용합니다. 공정은 백랩 -> 쏘잉 -> Chip Picking -> Flux dipping -> PCB 실장 (FCM : Flip-chip mount 혹은 SMT : Surface mount technology) 로 이어지며, Solder Ball 공정의 경우 패키징 공정이 다 끝난 후에 패키지의 아래쪽에 붙이는 큰 Solder ball을 의미합니다. 이 경우는 패키지가 예를 들어 메모리 라면 우리가 잘 알고 있는 컴퓨터 램 모듈에 패키지가 여러 개가 있을 텐데요. 그것과 같이 다른 더 커다란 PCB에 실장 하기 위해 붙이는 것 입니다. Solder Ball Attach의 SAC (Sn-Ag-Cu) 재질의 땜납 ball을 패키지의 밑에 붙이는 것으로 Flux를 바르고 땜납을 올린 후 reflow 한다고 생각하시면 됩니다. 또한, 패키지용 PCB 업체에서 Solder Ball을 붙여서 패키징 공정에 납품 되는 경우도 있는데. 이 경우는 특수한 패키지의 경우에 사용됩니다.
2. 기존에 알고 있던 내용으로는 컨벤셔널 패키지와 WLP의 큰차이 점으로 웨이퍼를 칩으로 각각 자르고 나서 공정을 하는가 / 웨이퍼 그대로 공정후 자르는가 로 이해하고 있었습니다만, 그17분대의 그림은 칩의 형태처럼 보여서 잠깐 혼란이 왔었습니다만 WLP도 칩으로 나누고 공정이 이루어지고 컨벤셔널과의 차이점은 PCB대신 RDL을 사용한다는 것 뿐인가요?
컨벤셔널 패키지의 경우 Chip의 전기 인출을 PCB에 연결하여 진행을 하는 것이며, Advanced 중 WLP, PLP, HBM과 같은 제품은 RDL (redistribution layer)를 패키지 업체 (S전자 등) 에서 공정을 진행하기에 PCB를 납품 받을 필요가 없습니다. WLP의 방식은 사실 많은 방식이 존재합니다. Chip-to-chip, Chip-to-Wafer, Wafer-to-Wafer 방식 등이 있습니다. 하지만 컨벤셔널과 가장 큰 차이점은 PCB를 사용하냐 안하느냐가 가장 큰 차이점이며, 컨벤셔널 패키지는 Chip을 쪼갠 후 PCB에 실장하는 순간 PCB 단위의 공정으로 바뀝니다. WLP 같은 경우는 Chip을 쪼개도 Wafer 위에 쌓아 올리며 Chip을 쪼개고 Wafer에 올리느냐 혹은 Wafer를 Wafer 위에 올리느냐에 따라서 앞에서 이야기한 다른 방식의 WLP가 이루어집니다. 단순하게 Wafer-level 이란 Wafer 위에 계속 얹어나가면서 PCB를 사용하지 않고 전기 인출을 하는 RDL을 만드는 방식이며, WLP의 장점은 PCB를 사용하지 않는 점 그리고 컨벤셔널은 W/B 혹은 FCM 공정 이후 PCB 단위이지만 WLP는 Wafer의 크기로 공정이 이루어지기에 대면적화가 진행되었다 라고 생각할 수 있겠습니다. PLP 같은 경우는 panel 크기로 패키징 공정을 진행하기에 WLP보다도 더 대면적화가 된 상태로 진행한다 할 수 있겠습니다. 컨벤셔널 패키지를 PCB-level 패키지라고 생각하면 덜 헷갈리실거 같습니다.
3. 현재 기계공학도로지만 솔더볼 마운트장비 회사의 장비설계를 지원하기에 앞서 공부를 하고 있습니다. 솔더볼이 다른 보드에 실장하기 위한 연결체 정도로만 알고 있습니다만 혹시 솔더볼 공정에 대한 이슈가 있다면 여쭤보고 싶습니다. (+ 기계공학, 설계 관점으로 어떻게 해결할 수 있을지 생각이라도 해보려고 하고 있습니다.)
- 솔더 볼의 경우 사실 그렇게 많은 불량이 발생하는 공정은 아닙니다. 왜냐면 사이즈가 크기 때문입니다 (Solder bump의 경우는 꽤 많은 불량이 발생합니다). Solder Ball에서 불량이 발생하는 경우는 아무래도 땜납의 조성이 잘 못 되어 제대로 된 실장이 출하되고 나서 일어나지 않는 경우, 땜납 내에 Void가 존재하는 경우, 앞의 두 경우 등에 의해 고객사에서 실장 (Mount)를 제대로 진행하지 못해 발생하는 Non-wet 불량 (솔더볼이 고객사의 PCB에 잘 붙지 않는 경우), Solder Ball의 양이 너무 많아서 옆의 Solder와 붙어서 발생하는 Short, Solder ball의 양이 너무 적은 경우, Solder ball이 정확한 위치에 안착이 안되는 경우, Solder ball이 안 붙은 경우 (Solder missing) 등이 존재 한다고 보면 될 거 같습니다. 기계 공학적인 입장에서 봤을 때, Solder ball의 양과 Solder Ball이 안착될 위치에 정확하게 안착 되게 하는 것이 목표이기에 비전 (Vision) 설비에 대한 정확성 + Solder Ball의 안착 등에 대해 생각을 해보는 것이 좋을 거 같으며, Solder Ball과 패키지의 PCB pad와의 접합성에 대해서도 고민을 해보는 것이 좋을 거 같습니다. 요즘은 소재와 + 설비가 동시에 적용되는 경우가 많은데요. SBA 공정의 경우 오랫동안 큰 문제 없이 진행된 공정이기에, 사실 엄청난 문제는 많이 발생하지 않습니다. 위에서 말했듯이 설비의 관점보다 Solder ball이 intermetallic layer를 실장하는 PCB Pad의 금속과 잘 형성하는지가 가장 큰 관점이라고 생각됩니다. 그 외의 공정 중, Molding 공정 (저점도 EMC의 개발) 혹은 Wire 공정(capillary 막힘 없이 연속 공정이 되게끔)에 대한 설비 개발의 수요는 여전히 많이 존재합니다.
모두 답변이 되었을지는 모르겠지만 좋은 질문 감사합니다.
@@HBNUFCML 이른시간부터 자세한 답변 감사드립니다. 공정에서 헷갈리던 부분들을 잘 이해하였습니다!!
장비부분에서도 수율이 99.99%여서 이렇게 될 수 있나 의문이 들었었는데 의문도 풀어주셔서 감사드립니다.
올려주신 강의로 열심히 공부하겠습니다.
@@이상규-x4x 또 질문 있으면 언제든지 해주세요. 열심히 하셔서 좋은 결과 있길 바라겠습니다!
유익한 강의 감사합니다.
강의를 듣던 중 궁금한부분이 있어 질문합니다.
cmp 연마 후 carrier wafer 부착 시 거꾸로 뒤집어주는 이유가 금속 배선(Cu Via)의 높이를 맞춰주기 위해서인가요?
좋은 질문입니다. 그냥 단순하게 생각했을 때, CMP 연마를 통해서 처음에 Via를 Open을 해주었구요, TSV는 한쪽만이 아니라 양쪽을 Open 해주어야지만 겹겹이 층을 쌓을 수가 있겠죠. 그래서 Open한 면을 Carrier에 부착을 하고, 반대편을 또 연삭을 해주어야 하니 거꾸로 뒤집는다는 표현을 쓴거라고 생각을 하면 될거 같습니다. 그래서 그냥 양쪽을 Open하기 위한 단순한 방법이라고 생각하면 될거 같아요. 한쪽을 Open 했는데, 그 반대편 (Open이 안된 곳)을 Carrier에 부착하면 당연히 Carrier를 떼고 또 연마를 진행을 해야겠죠? 그래서 Carrier는 HBM 공정에서 공정이 쉽게 진행되기 위해 올려놓는 물건이라고 생각을 하면 좋을거 같아요!! 그리고 Cu Via의 높이를 맞추는건 CMP 공정을 통해서 최대한 맞춰야하구요. 높이가 맞는지 안맞는지는 Vision (계측)을 통해서 측정을 한다고 생각을 하면 됩니다. 특히, 다음 세대 패키징에서는 D2W (Die-to-wafer) 기술을 사용하기 때문에 Via 높이가 정밀하게 맞는게 점점 중요해지고 있습니다~ 참고 해주세요
@@HBNUFCML 답변 감사합니다!
Tsv에 hbm 4h 8h 12h 라는게 반복공정 층수를 표현하는것인가용?
4h는 4단, 8h는 8단 Chip을 쌓아올리는 높이를 말하는 것입니다. 쌓아올리기 위해서는 칩을 반복적으로 위에 올려놓으니 반복 공정이라고 할 수 있겠죠? 차곡차곡 Prebonding을 통해서 위로 쌓아올리고 난 뒤 전체층이 올라가고 나면 postbonding을 통해 전체를 열 압착을 진행합니다. 그림으로 보고 싶으시면 ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=7999925 를 참고하시면 되겠습니다.
형님 그러면 반도체 몰딩 스트립 그라인더는 언제쓰이는지...컨벤셔널보다 2.5d, 3d패키징에서 더 쓰는거라던데 맞나여...? wlp로 개별 칩이 패키징(몰딩까지끝) 다 되어있는걸 인터포저에 칩렛으로 쌓는데 서로 칩높이가 안맞으니까 몰딩그라인더쓰는건지...
스트립 그라인더의 경우 몰딩이 끝나고 나면 종래의 반도체 패키지는 상부까지 몰딩이 덮여 있는 상태입니다. 몰딩이 너무 두꺼울 경우 전체적인 반도체 패키지 높이가 너무 높아지기 때문에 스트립 그라인더를 통해서 위쪽 몰딩의 두께를 감소시킬 수 있구요. 특히, HBM 같은 경우는 사이드 몰딩 (측면만 보호) 해주는 경우도 있기 때문에 상부의 몰딩을 스트립 그라인더를 통해서 갈아 없애줄 수도 있습니다. 회사마다 공정 방식이 다르겠지만, 스트립 그라인더의 주 목적은 몰딩이 끝난 패키지를 얇게 하는 공정입니다. 패키지 같의 높이를 맞출 경우 사용할 수도 있겠지만 칩렛은 칩들이 실장하고 그 위에 전체적인 몰딩을 진행할 것이기에 칩렛의 높이들을 맞춘다는 표현은 적절하지 않을거 같습니다. 최근에는 HBM 혹은 WLP, PLP가 핫하기 때문에, 더 얇게 패키지를 만드는 목적으로, 스트립 그라인더를 사용한다고 보시면 될거 같아요. 그러면 왜 애초에 몰딩을 얇게 안하는냐? 라고 물으시면, 금형 설계의 문제나, 꼭 필요한 적정 두께로 몰딩을 하지 않으면 몰딩이 잘 이루어 지지 않기 때문에 선몰딩 & 후 그라인딩을 한다고 보시면 될거 같습니다. 아무튼, 제가 주식 부분은 잘 몰라서, 기술력을 가지고 있는 좋은 회사라면 분명 장기적으로 주가도 상승하지 않을까 싶습니다. 수고하세요!!
헉 형님 감사합니다!! 멋있는 교수형님...!!
@@강고-k8k
좋은 강의 감사합니다! 이해가 되지 않는 부분이 있어서 몇가지 질문 드립니다.
1. carrier wafer는 오로지 운반용으로만 사용되는 dummy wafer같은 건가요? TSV나 WLP공정에서 carrier wafer는 딱히 필요가 없어보이는데 왜 사용하는 건가요?
2. Buffer die와 RDL Layer는 pcb대신 die의 전기적 인출 역할을 하고 wafer라는 공통점이 있는데 어떤 차이점때문에 다른 이름으로 불리나요?
3. TSV에서 패턴면 위에 에칭을 하고 비아를 형성하는데 패턴면이 손상되어 칩이 고장나지는 않나요?
안녕하세요 강의 시청 해주셔서 감사합니다. 일단 질문에 답변을 드리자면
1. carrier wafer는 운반용으로만 쓰이며, wafer라고 하지만 실제로는 유리로 만들어진 둥근판입니다. HBM 작업시에 활용을 합니다. Carrier wafer 위에 칩을 고정해주고 추가 작업을 진행합니다 ~ 그리고 WLP는 panel level이라서 carrier wafer가 없습니다. Carrier wafer에 고정을 한 뒤, grinding 등의 작업을 수행 하기에 꼭 필요합니다. Via open 도 마찬가지구요
2. HBM의 buffer die 는 전기적 인출 역할에 국한된 것이 아니라 위쪽의 core die들의 연산을 제어하는 명령을 내리는 기능이 주입니다. 그렇기에 buffer는 꼭 필요합니다.
3. 좋은 질문입니다. 일단 TSV를 형성하는 방식이 여러가지가 있는데요 Via first, Via-middle, Via last 등이 있습니다. 그리고 모든 경우에 다 pattern면에 데미지를 입지 않게 via 작업을 합니다. 즉 pattern 면 위에 via가 있는 층을 작업을 한다고 생각하면 될 거 같아요~ 그림으로 보고 싶으시면 첨부한 링크에서 확인해보시길 바랄게요 (www.researchgate.net/figure/Different-TSV-integration-process-flow_fig1_304358874)
답변이 되셨을지 모르겠네요
@@HBNUFCML 답변 감사드립니다! 첨부해주신 링크는 유효하지가 않네요ㅠㅠ 제가 찾아보겠습니다 감사합니다!
@@theblues7481 링크 맨끝에 달려있는 )