쉽고 빠르게 이해하는 Advanced package (1) (TSV/WLP/PLP/Hybrid bonding)
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- Опубликовано: 14 фев 2024
- 최근 Advanced package에 대한 관심이 늘고 있어, 쉽고 빠르게 이해할 수 있는 Advanced Package 강의 시리즈를 2편으로 요약하였습니다.
파트1의 내용은 다음과 같습니다.
- Advanced Package의 정의 (TSV/WLP/PLP)
- Advanced Package의 단위 공정
- TSV의 제조공정
- TSV를 포함하는 HBM제품의 적층 공정 (TC bonding 열압착) 
Наука
와 이 공정을 이렇게 쉽게 설명하시네요 구독 버튼 꾹!
이런 영상을 볼수가 있다니 너무 감사합니다
다시 한번 좋은 말씀 감사드립니다!!!
패키징 엔지니어를 꿈꾸는 사람에게 너무나 도움이 되는 채널입니다 정말 감사합니다
좋은 말씀 감사합니다. 이루고자 하시는 바를 꼭 이루시면 좋겠습니다!
와.. 엄청 감사드립니다!
시청해주셔서 감사합니다!
엄청난 강의다...
좋은 말씀 감사합니다!!
이런 명강의를 무료로 볼 수 있다는 것에 감사합니다!
시청해주셔서 감사합니다 좋은 하루 되세요!
와 좋은 강의 감사드립니다^^ 근데 궁금한게 하이닉스가mr-muf 방식을 쓰는데 tc-본더장비는 왜사는건가요? 매스리플로우 전에 가접합할때 쓰는건가요?
안녕하세요 윤창민 입니다. 말씀 해주신대로 가접합 단계에서 TC 본더를 활용하는 것으로 추정(?, 거의 확실하다고 보시면 됩니다. 압을 가하면서 열을 가하는 장비를 한미반도체에서 공급하고 있기에 TC 본더 혹은 약간의 튜닝 제품으로 추정됩니다)되고 있습니다. 감사합니다.
영상 잘 보았습니다. 질문있습니다. 마지막에 하이닉스 설명부분에서 flux dotting인가요 reflux dotting인가요?
안녕하세요. Flux dotting 입니다. 정확하게는 Non-conductive paste (NCP : flux + underfill) 입니다.
중간중간 뇌가 뚜껑을 열고 뛰쳐나가려고 해서 나눠보고 있습니다.
아이고 잘 이해하실 수 있을 거라고 생각합니다. 제가 설명을 좀 어렵게 했나 보네요 ㅠㅠ
안녕하세요? 강의 수강 중 질문이 생겨 댓글 남깁니다. 양질의 강의 감사합니다.
1. TSV 공정 중 silicon etching 후 passivation layer depo(산화막 증착이라고 생각해도 되나요?)를 진행하여 Cu plating을 하는 이유가 wafer와 Cu via 사이의 계면을 분리하기 위함인가요?
안녕하세요 절연층을 도입하는 이유는 TSV에서 패턴 등으로 전류가 누설이 되는 것을 방지 하기 위함입니다. 제가 논문 주소를 드릴테니 한번 읽어보셔도 좋을 것 같습니다. www.e-jwj.org/upload/JWJ-2021-39-3-8.pdf
교수님 안녕하세요, 좋은 강의 영상 잘 보고 있습니다. 혹시 TSV 가 원기둥 형태가 아닌 다른 모양으로 만들어지는 경우도 있을까요? 인터넷을 살펴보면 항상 깊이와 지름 정보만 나와서 대부분 원기둥으로 만들어 지는것 같은데, 타원형 모양의 기둥이라든지, 직사각형 모양 등 다른 형태의 TSV를 만드는 경우도 있는지 궁금합니다.
안녕하세요 TSV의 경우 DRIE 공정을 통해서 식각을 하고 Via를 Filling하게 되는데요. 이런 Gas 및 Polymer를 주입하면 반복되는 공정에서 원기둥이 아닌 형태로 만드는 것 자체가 훨씬 어렵기에 비효율적일 것 같습니다. 원기둥이 아니라 다른 형태를 만들어서 장점이 있다면 그렇게 할 수도 있겠지만 굳이 공정에서 발생하는 자연스러운 원형이 아닌 다른 형태로 만들어야 될 이유가 없을 것 같습니다.
@@HBNUFCML, 네, 답변 감사합니다.
안녕하세요 wafer 단위 공정에 대한 궁금증이 생겨 질문드리고싶습니다.
단위공정은 패턴된 wafer를 carrier wafer에 부착하는 것이라고 이해하였습니다. 먼저 단순이 운송이 목적인지 궁금합니다.
두번째로 W2W, D2W, D2D 등이 있는데 특히 W2W공정의 궁극적인 목표는 패턴된 wafer끼리 부착이라 들었는데 이때 두장의 wafer를 한번에 패키징하는 것이 목표인지, 왜 패턴된 wafer와의 부착이 목표인지 여쭤보고싶습니다.
Carrier wafer가 운송을 위해서 사용되는 것이 맞습니다. 그리고 어드밴스드 공정에서도 컨벤셔널과 마찬가지로 백랩 등이 진행이 되기에 웨이퍼가 얇아집니다. 그러면 휘어지는 Warpage 현상이 발생하기 때문에 HBM 혹은 WLP에서는 Carrier wafer에 부착하고, 컨벤셔널에서는 웨이퍼 고정링에 고정합니다. W2W의 경우에는 HBM을 생각해보면 쉽게 이해가 될 텐데요. 현재는 D2W로 공정을 진행하고 있습니다 하지만 W2W로 공정을 진행하면 생산성이 훨씬 높아질 것입니다. 따라서 2장 뿐만이 아니라 최대한 높게 적층을 하고 몰딩을 하고 마지막에 쏘잉을 해서 패키징을 완성하면 훨씬 생산성이 현재보다 높아질 것이기에 궁극적 목표이다 라고 생각하시면 될 것 같습니다.
What can you say about durability, long lifespan of Power Management IC units in 2nm chip on backside power delivery
I am really sorry that I cannot answer this question, since I am specialized in Packaging. Your question is out of my scope. Sorry for the inconvenience. Thank you
감사합니다. 위의 PPT 자료 좀 구할 수 없을까요? 다른 데 무단 도용하지는 않겠습니다.
안녕하세요 메일 주시면 답변 드리겠습니다.
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