멋진 강의 감사합니다. 참고로, RCAT 은 Recessed Channel Array Transistor 입니다. 채널이 Recess 되었고, DRAM의 Cell Tr. 은 비엔나 소시지처럼 줄줄이 사탕(?)이라서 Array 라는 용어를 썼습니다. DRAM Cell Tr. 은 (1) Channel 구조 관점에서는 Planar -> RCAT (Spherical 구조는 RCAT의 아류) -> S-Fin 으로 , (2) Gate 전극 관점에서는 Poly-Si -> Buried Metal Gate (TiN/W) 로 발전했습니다. 따라서 현재는 채널구조는 S-Fin, 전극은 Buried Metal Gate 가 DRAM Cell Tr. 공정 구조입니다. n+ S/D과 Gate TiN 의 Work Function 차이 때문에 GIDL 이 생겨 Refresh 가 열화되기 때문에 Buried Metal Gate 상부 일부는 n+ Poly-Si 을 쌓아서 GIDL을 감소시키는 Dual Buried Gate를 만들기도 합니다.
좋은 의견 감사합니다. 한가지만 더 여쭙겠습니다. S-fin 구조는 Finfet 구조를 말씀하시는 건가요?? 아님 여기서 이야기 하는 Spherical Gate 구조를 말씀하시는 걸까요?? 그리고 가능하시다면 DRAM과 NAND 등에 현재 적용된 구조와 각 금속 막질등을 어떻게 하면 알수 있을까요??
12:16 에서 질문이 있습니다! 저기 델타가 달려있어서 전류의 흐름이 달라지기 때문에 델타의 역할이 중요한 것으로 생각됩니다. 근데 델타의 출처를 설명하실때 커패시터의 + 때문에 델타가 생긴다고 해주셨는데 그렇다면 저기 커패시터의 +는 왜 생긴건지 알 수 있을까요? 아까 1쓰기에서 생긴 +의 연장선이라고 보면 될까요~?
하나 궁금한점이 있는데, 모스펫이 스위치 역할을 하려면 gate랑 drain에 같은 전압이 아닌 gate에 더 높은 전압을 걸어줘야 하는거 아닌가요?? gate 랑 drain에 같은 전압이 걸리면 saturation 상태라서 ,, triode region 에 있어야 할거같아서요!
양전하가 움직였다 = 전류가 흐른다 이렇게 보시면 됩니다 어차피 정공은 해석의 편의상 만들어낸 가상의 입자이므로, 모든 전류의 흐름은 전자의 움직임으로 인해 일어납니다. ㅎㅎ 양전하가 움직인다는 말도, 그 반대방향으로 전자가 움직인다는 말이며(= 같은 방향으로 정공이 움직인다는), nmos, pmos 등 상관 없이 사용할 수 있습니다
일반적이인mosfet과 dram은 다르다는 부분에서 좀 이해가 안가서 그러는데요, 전자가 이동하는 길이는 짧아야하고 ( 채널의 길이 ) 전자가 이동하는 길의 너비는 넓어야하고 전자의 이동속도는 빨라야 하며 전자를 최대한 많이 저장할 수 있어야 하는걸로 알고 있습니다. 위와같아야 전류를 많이 흐를수 있고 전류가 많이 흐르는게? 성능이 좋다? 이런의미로 알고있는데 7나노 5나노 이런것도 결국 채널의 길이를 줄이기 위한 걸로 알고 있는데 제가 잘못알고있는건가요? 드레인의끝부분과 소스의 끝부분사이의 단면적으로 봤을때는 짧아야하지만, 실제로 이동하는 통로의 길이는 길어야 한다는걸 말씀하시는건가요?? 마지막으로 너무 감사합니다. 좋은 영상 도움이 많이 되었습니다. 저부분만 빼고요 ㅠ
채널 길이를 줄이는 이유는 두가지가 있습니다. 1. 모스펫 면적 감소 2. 전류 증가(logic 소자만 해당) 2 번에서 dram 의 셀 트랜지스터는 전류 증가를 시키기보다 누설전류를 막는게 중요합니다. 그러나 면적을 줄이는것은 dram 에서도 중요하기 때문에 디램의 셀 트랜지스터는 면적은 최소화하되 채널 길이는 최대화하는 U 자 모양이 된겁니다
![[개념 잡기] MOSFET, FinFET, GAA 비교 (feat. 반도체 취업/반도체 강의)](http://i.ytimg.com/vi/liJVL8k5BWc/mqdefault.jpg)
![[개념 잡기] MOSFET, FinFET, GAA 비교 (feat. 반도체 취업/반도체 강의)](/img/tr.png)
설명 깔끔하게 잘하시네요 감사합니다
멋진 강의 감사합니다. 참고로, RCAT 은 Recessed Channel Array Transistor 입니다. 채널이 Recess 되었고, DRAM의 Cell Tr. 은 비엔나 소시지처럼 줄줄이 사탕(?)이라서 Array 라는 용어를 썼습니다. DRAM Cell Tr. 은 (1) Channel 구조 관점에서는 Planar -> RCAT (Spherical 구조는 RCAT의 아류) -> S-Fin 으로 , (2) Gate 전극 관점에서는 Poly-Si -> Buried Metal Gate (TiN/W) 로 발전했습니다. 따라서 현재는 채널구조는 S-Fin, 전극은 Buried Metal Gate 가 DRAM Cell Tr. 공정 구조입니다. n+ S/D과 Gate TiN 의 Work Function 차이 때문에 GIDL 이 생겨 Refresh 가 열화되기 때문에 Buried Metal Gate 상부 일부는 n+ Poly-Si 을 쌓아서 GIDL을 감소시키는 Dual Buried Gate를 만들기도 합니다.
좋은 의견 감사합니다. 한가지만 더 여쭙겠습니다. S-fin 구조는 Finfet 구조를 말씀하시는 건가요?? 아님 여기서 이야기 하는 Spherical Gate 구조를 말씀하시는 걸까요?? 그리고 가능하시다면 DRAM과 NAND 등에 현재 적용된 구조와 각 금속 막질등을 어떻게 하면 알수 있을까요??
감사합니다
감사합니다 소재공부를 하는 학생 입장으로서 정말 많은 도움이 되었습니다.
읽기1할때도 뭔소린지 모르겠는데
Cap쪽은 VDD인거고 BL쪽이 VDD/2 + delta 인거아닌가요
너무이상한데...
12분부터 음질이 좋아요 !!감사합니다 강의 많이 올려주세요 ㅜㅜ 너무 좋은 강의 입니다 !!
알고리즘 덕에 30분이 금방지나네요
알기쉬운 설명 감사합니다
좋은 영상 잘봤습니다. 그런데 제가 원래는 커패시터 leakage에 의해서 refresh 동작을 수행한다고 알고있는데 read 동작으로 발생하는 전하 감소에 의해서 refresh를 해주는게 맞는건가요?
12:16 에서 질문이 있습니다! 저기 델타가 달려있어서 전류의 흐름이 달라지기 때문에 델타의 역할이 중요한 것으로 생각됩니다. 근데 델타의 출처를 설명하실때 커패시터의 + 때문에 델타가 생긴다고 해주셨는데 그렇다면 저기 커패시터의 +는 왜 생긴건지 알 수 있을까요? 아까 1쓰기에서 생긴 +의 연장선이라고 보면 될까요~?
네 ㅎㅎ 맞습니다. write 한 후의 동작이에요
하나 궁금한점이 있는데, 모스펫이 스위치 역할을 하려면 gate랑 drain에 같은 전압이 아닌 gate에 더 높은 전압을 걸어줘야 하는거 아닌가요??
gate 랑 drain에 같은 전압이 걸리면 saturation 상태라서 ,, triode region 에 있어야 할거같아서요!
이분 정말 필요한 내용 위주로 잘 알려주시네요ㅋㅋㅋ
좋은 강의 너무 감사합니다! 질문할 것이 있습니다! buried gate spherical gate 말씀하셨는데, finfet gaa가 dram에 쓰인다고 하셨는데 두개가 관련이 있습니까?? 두구조를 혼합해서 쓰는 건가요?? 약간 혼동이 오네요 ㅠ
지금 GAA 구조는 적용 안되는거로 알고 있습니다.
현재 개발되는 1a 공정의 cell transistor 는 "dram cell transistor saddle structure" 라고 구글에 검색하시면 이미지를 얻을 수 있습니다.
감사합니다 dram 에서 refresh 동작에 대한 이해가 뽝 되는군요
님 낸드플래시 강의는 없나요?? 너무 명강의라서...ㅜ
반도체 진짜 하나도 모르는데..정말 좋은 강의 감사합니다 🥺🥺🥺🥺 이해가 너무 잘돼용
우연히 보게 되었는데...너무 좋은 강의 감사합니다
양전하가 움직이는 거면 여기서 말하는 원리는 pmos를 기준으로 설명하신건가요?
양전하가 움직였다 = 전류가 흐른다
이렇게 보시면 됩니다
어차피 정공은 해석의 편의상 만들어낸 가상의 입자이므로, 모든 전류의 흐름은 전자의 움직임으로 인해 일어납니다. ㅎㅎ
양전하가 움직인다는 말도, 그 반대방향으로 전자가 움직인다는 말이며(= 같은 방향으로 정공이 움직인다는),
nmos, pmos 등 상관 없이 사용할 수 있습니다
강의 너무 좋아요 감사합니다 ㅜㅜ
일반적이인mosfet과 dram은 다르다는 부분에서 좀 이해가 안가서 그러는데요,
전자가 이동하는 길이는 짧아야하고 ( 채널의 길이 )
전자가 이동하는 길의 너비는 넓어야하고
전자의 이동속도는 빨라야 하며
전자를 최대한 많이 저장할 수 있어야 하는걸로 알고 있습니다.
위와같아야 전류를 많이 흐를수 있고 전류가 많이 흐르는게? 성능이 좋다? 이런의미로 알고있는데
7나노 5나노 이런것도 결국 채널의 길이를 줄이기 위한 걸로 알고 있는데 제가 잘못알고있는건가요?
드레인의끝부분과 소스의 끝부분사이의 단면적으로 봤을때는 짧아야하지만, 실제로 이동하는 통로의 길이는 길어야 한다는걸 말씀하시는건가요??
마지막으로 너무 감사합니다. 좋은 영상 도움이 많이 되었습니다. 저부분만 빼고요 ㅠ
채널 길이를 줄이는 이유는 두가지가 있습니다.
1. 모스펫 면적 감소
2. 전류 증가(logic 소자만 해당)
2 번에서 dram 의 셀 트랜지스터는 전류 증가를 시키기보다 누설전류를 막는게 중요합니다.
그러나 면적을 줄이는것은 dram 에서도 중요하기 때문에 디램의 셀 트랜지스터는 면적은 최소화하되 채널 길이는 최대화하는 U 자 모양이 된겁니다
위키에 데나드스케일링쳐보시길
讲的真好
다른 강의영상에 비해 마이크 소리가 너무작습니다.
VDD가 WL BL똑같이걸려요?
강의너무좋아요!! 감사합니다
감사합니다!!!!! 너무 좋은 강의 예요!!!
Capacitor와 drain사이에 남색으로 되어있는 부분은 무엇인가요
교수님 ㅠㅠ 낸드플래시 개요도 알려주시면 감사드리겠습니다 ㅠ
Awesome!!! 🌟🌟💫