교수님. 정성적으로 이해하는 과정 중에 걸리는 것이 있어 질문드립니다. 우선 근원적으로 Gate의 면전하(Metal과 Oxide 사이)에 해당하는 차지를 Depletion차지와 Inversion차지로 맞춰주는 것이라고 이해를 하고 있는데, 이때 공핍층이 확장되면서 Depletion차지가 늘어나며 inversion차지가 적어져도 기존의 할당량인 면전하 만큼을 채울 수 있기 때문에 채널이 줄어든다고 이해해도 될까요? 감사합니다.
교수님 안녕하세요. 항상 강의 잘 듣고 있습니다. 다름이 아니라, 에너지 밴드를 그려보는 과정에서 궁금한 점이 생겨 질문드립니다. 기판에 역전압을 인가하게 되면 가해준 역전압만큼 bulk의 에너지 밴드가 상승하기 때문에, 에너지 밴드 다이어그램을 그리게 되면 gate의 페르미 준위와 Efp의 차이는 Vg + VR이 되는 것이 맞는지 궁금하여 질문 드립니다. 감사합니다.
교수님 안녕하세요. body effect에 대해 정성적으로 잘 이해가 되지 않는 부분이 있어 질문드립니다. source와 drain을 생각하지 않았을 때 body에 -2V를 인가하는 것은 gate에 2V만큼을 추가적으로 인가하는 것과 동일하지 않은가? 라는 의문이 생겼습니다. 즉 아래와 같은 상황을 말씀드리는 것입니다. body: -2V gate: 2V body: 0V gate: 4V gate에 전압을 인가할 때에도 기판의 공핍층의 두께는 증가하는데, 왜 body에 음의 전압을 인가할 때에만 이런식으로 계산하는 것인가요?
source/drain이 없다면, 질문한 상황이 서로 같습니다. body 에 전압을 가하던, gate 에 전압을 가하던, 결국 양단의 전위차(VGB) 가 중요합니다. 그냥 MOS 와 동일한 상황이 되는 것입니다. 하지만 MOSFET 은 source/drain 이 있기 때문에 질문한 상황이 같지 않습니다. 이미 앞에서 배웠듯이, VGS, VGD 가 채널에 영향을 줍니다.
설명중에 body voltage가 인가되면 channel 밑에 acceptor ion에 의해 -fixed charge가 생기고 이 때문에 Vt가 높아진다고 말씀해주셨습니다. 이 부분이 잘 이해가 가지 않는데 밑에 생긴 -fixed chagre들이 왜 channel 형성을 방해하는건가요?
fixed charge 가 생긴 영역을 채널 아래쪽에 게이트가 하나 더 생긴것으로 상상해봅니다. 그리고 이 아래쪽 게이트에 (-) 전압이 인가 되었다고 가정해봅니다. 여기서 p-type substrate 이기 때문에 게이트에 양의 전압을 인가 해야 채널이 형성되는 상황입니다. 결국 (-) fixed charge 들은 채널 형성을 방해하는 결과를 만들게 됩니다.
안녕하세요. 질문이 있습니다. floating body effect 효과가 발생하면 정공이 채널 아래쪽에 축적되어서 body쪽에 양의 전압이 걸려있는 상태로 볼 수 있는데 gate에 양의 전압을 가해서 채널을 형성할때 body쪽에 걸려있는 양의 전압때문에 추가적으로 더 높은 gate 전압을 걸어줘야 채널이 형성된다고 생각해서 Vth는 높아진다라고 생각했는데 어느 부분이 오류 일까요? 외부 자료에는 바디쪽의 양전압에 의해 소자의 Vth가 낮아진다라고 나와서요.
교수님 정말 강의 잘 듣고있습니다! 궁금한 점이 하나 생겨 질문드립니다. 영상 8분 15초에 (-)fixed charge가 채널에 인가되는 효과때문에 Qinv생성을 방해한다고 설명하셨는데 채널에 (-)가 인가되는 것은 이전 영상에 따르면 Qinv를 생성하는데 도움되는 효과가 아닌지 궁금합니다. 이전 영상에서 Vds를 인가할 때 Vd의 양의 전압이 채널에 인가되고 이는 Gate에서 생성하는 field를 상쇄하여 Qinv 생성을 억제한다고 설명하여 헷갈린 부분이 생겼습니다.. 또한 2분 35초의 사진에서 오른쪽 하단 Eband diagram을 참조하더라도 Vsb덕분에 surface potential은 게이트 전압을 적게 인가해도 금방 2파이fb를 넘어서는 것이 아닌가요?? 감사합니다!
@@DevicePhysics 드레인 전압과 바디 전압때문에 생기는 fixed charge, 둘 다 채널 쪽에 전압을 가해주는 효과가 있다고 생각했습니다. 드레인 전압은 채널 길이에 따라 + 전압을, fixed charge는 (-) 전압을 채널에 인가하는 것과 같은 효과를 준다고 이해했습니다. 혹시 잘 못 이해한 것일까요?
@@김민수-v4z 아닙니다. 드레인쪽에 생기는 depletion region 은, 이전 강의에서 설명했듯이 채널을 끊게 만듭니다. 즉, 드레인 전류가 linear region / saturation region 으로 나누어지도록 만듭니다. 그냥 단순히 (+) 전압을 인가하는 효과를 만드는 것이 아닙니다. 바디 전압은, 원래 채널 아래쪽에 있었던 depletion region 을 확장시키게 됩니다. 확장된 depletion region 에 (-) fixed charge 들이 있기 때문에 채널에 (-) 전압을 인가한 것과 같은 효과가 발생하게 됩니다.
안녕하세요. 교수님. VT식에서 surface potential이 |VBS|만큼 더 증가하여 Xd,max가 추가적으로 증가하였고(depletion 영역이 더 많이 확장되며 더 많은 hole이 밀려남) 이로 인해 depletion charge Qsd가 증가하였고 oxide potential이 증가해서 VBS
수식없이 간단히 설명하기는 조금 어려운데, 1) 먼저 VT 라는 것은 source potential (0V) 을 기준으로 했을 때 채널을 만들기 위해 필요한 VG 입니다. potential 의 기준점이 substrate 가 아닙니다. 2) 이 때 VSB 가 인가되면, surface potential 이 2Φfp+VSB 로 변합니다. 그리고 Qsd 도 변합니다. 3) 다만 1) 에서도 이야기 하였듯이, VT 라는 것은 채널 형성에 필요한 VG 와 source 사이의 전위차 입니다. 따라서 VG 입장에서는 VSB 가 인가되어도 source potential 이 그대로 0 이기 때문에, VT 시점에서의 surface potential 은 그냥 2Φfp 으로 유지된다고 느끼게 되며, Qsd 의 변화만 느끼게 됩니다.
교수님 질문있습니다 N channel mosfet에서 Vgs로 인해 채널이 생성되고 채널 내에 자유전자가 존재하는 건가요?? P substrate에 음의 전압을 인가했을 때, 채널측에 (-)의 fixed charge가 생성되어서 channel 형성을 방해한다고 하셨는데 Vgs로 인해 채널에 생성되는 charge와 body 전압으로 인해 채널에 생성되는 charge의 차이가 궁금합니다!
fixed charge 는 채널에 형성되는 charge 가 아닙니다. 그리고 fixed charge 와 채널의 inversion charge 는 전혀 다른 charge 입니다. fixed charge 에 대해서는 이미 pn접합 때 배웠으며, inversion charge 가 무엇인지는 이미 MOS 에서 배운 내용이니 복습해보길 바랍니다.
교수님 감사합니다 body에 음전압을 인가 하는 것은 게이트에 양전압을 인가하는 것과 등가가 아닌지요? body bias로 인해 게이트는 처음부터 일정 수준의 양의 bias 효과를 가지고 시작한다면 threshold 를 만들기 위한 게이트 전압은 body bias가 음으로 인가 되기 전보다 더 작아도 동일한 효과를 나타낼 수 있지 않는지요? 즉 Vth가 낮아지는 방향이 아난지 궁금합니다. Source 기준으로 body에 음전압을 인가하는건 gate에 양전압이 인가 된 것과 뭐가 다른지 궁금합니다. 감사합니다
교수님 항상 좋은강의 해주셔서 감사합니다. 본 강의에서 depletion 영역이 확장되어 Vt가 증가한다는 사실은 이해했습니다. 하지만 Vt adjustment doping시에 기판농도보다 도핑 농도를 증가시키면 depletion영역이 감소되는데 Vt는 증가하게 되는 것으로 알고 있습니다. 서로 반대되는 부분인거 같아 이 점이 궁금하여 질문드립니다!
VT 식을 보면 알 수 있듯이, depletion region 의 폭이 중요한 것이 아니라 Qdep (depletion charge) 가 중요한 것입니다. substrate bias 를 인가하면 강의에서 설명한 이유로 Qdep 이 증가하기 때문에, VT 가 증가하는 것이며, Na 를 증가시키면 마찬가지로 Qdep 이 증가하기 때문에 (그리고 phi_fp 도 증가하기 때문에), VT 가 증가하는 것입니다.
교수님 강의 너무나 잘 듣고 있습니다, application engineering 하고 있는데 반도체 지식이 부족해서 항상 많은 공부가 되고 있습니다, vertical structure power MOSFET의 경우 Vgs에 excessive voltage(datasheet 권장 값 이상)가 인가되면 (positive or negative) trapped 현상이 발생되어 Vth가 shift되는 현상이 발생하는데요, 이러한 trapping 현상이 8:30 근방에서 설명하신 현상이 electron (hole) trap과 유사한 물리적 현상으로 이해하면 될까요 ?
@@DevicePhysics 아하, 고급소자물리학 코너에서 이러한 현상에 대한 강의를 하시었군요, 해당 부분 찾아서 열심히 공부 하겠습니다, 감사합니다, 독학 했으면 5년도 더 했어야 하는 어려운 과목인데, 운동하면서 밥먹으면서 일상 생활처럼 들으며 살고 있습니다, 너무나 좋은 강의 감사합니다, 넷플릭스보다 더 재밌고 시간 가는 줄 모르겠습니다,
8:15 교수님 안녕하세요. 좋은 강의 감사합니다. 정성적인 설명에 한가지 질문이 있습니다. Vb 를 마이너스로 인가되서 홀들이 바디로 땡겨져서 음이온 전하가 생기고 그로인해 게이트에서 채널을 만들기 위해 전자를 당겨오는데 더 많은 전압이 필요하다고 하셧는데요. 전자 입장에서는 바디의 마이너스 전압으로 인해서 전자가 바디->게이트로 더 밀려나가서 Vt를 낮춰주는 영향이 있는건 아닌지, 그러면 있더라도 위에 말씀하신 음이온 전하가 영향이 더 커서 궁극적으로 Vt가 더 커지는거라고 이해하면 될까요?
body bias 에 의해 (-)극성의 fixed charge 가 증가하는데, 이 때 fixed charge 가 형성되는 영역은 앞에서 pn접합에서 배운 depletion region 입니다. 따라서 모바일 캐리어는 거의 존재하지 않는 영역입니다. 따라서 질문한것과 같이, 바디-->게이트로 밀려나는 전자는 애초에 존재할 수 없습니다.
이점이 있다기 보다는, 소자 엔지니어는 회로 엔지니어가 요구하는 Vt 에 맞추어 소자를 설계해야 합니다. 하지만 강의에서 이야기했듯이 Vt 를 원하는 값으로 조절하기가 쉽지 않습니다. 이런 상황에서, Vt 를 조절할 수 있는 방법 중 하나가 body bias 를 이용하는 방법입니다.
교수님! Channel에서 carrier가 받는 전압의 크기가 Drain 근처에서 VGD의 값을 가진다고 하셨는데 Channel에 인가되는 전기장의 방향이 Vg는 수직방향이고 Vd는 수평방향인데 이를 벡터의 합이 아닌 단순히 Vg-Vd의 전위차를 가진다고 해도 되는 건가요?
안녕하세요 교수님 4.4 절에서 strong inversion mode 에서는 게이트에 추가적인 전압을 가하더라도 depletion width가 증가하지 않는다고 하셨는데 기판 전압을 가했을 때는 depletion width가 증가하는 이유가 뭔가요? 위의 댓글에서 보면 Vt는 소스 드레인의 영향이 없을 때 정의된다 하셨는데 그렇다면 게이트에 +전압을 가하는 것은 바디에 -전압을 가하는 것과 같은 것 아닌가요?
1. 기판전압을 변화시키면 새로 추가된 charge 에 대응하는 전하들이 실리콘 어딘가에 생성/소멸 되어야 합니다. 이때 기판에 가까운 depletion region 의 전하량 (Qdep) 이 변하게 되고, 강의에서 설명한 것처럼 Qdep 의 변화가 VT 의 변화를 만들어 냅니다. 2. 정확히 말하면 channel potential 이 0 일 때 Vt 가 정의 됩니다 (MOS capacitor 와 동일하게). 따라서 채널영역이 접지(0V)인 것처럼럼 생각하면 됩니다. 따라서 강의에서 설명한것처럼 바디에 (-) 전압을 가하는 것은 게이트에 (-) 전압을 인가하는 것과 비슷한 효과를 만듭니다 (채널 형성을 방해).
@@DevicePhysics 답변 감사합니다! 말씀하신 것처럼 기판전압에 대응하는 전하들이 실리콘에 생겨야 한다는 것인데, 이 대응하는 전하들이 왜 fixed charge로 대응해야만 하는 것인가요? inversion 된 전자들이 대응할 수 있다면 오히려 Vt를 낮출 수 있는 것 아닌가요??(예를 들어, 강의에서는 기판 전압에 의해 홀들이 아래 쪽으로 끌려와서 depletion 영역이 생긴 것이라 하셨는데, 이와 같은 방법으로 기판에 걸린 -전압에 의해 substrate의 자유전자들이 채널쪽으로 밀리게 된다면 inversion layer 가 생성될 것이라 생각합니다. 왜냐하면 4,4절에서 설명하신 strong inversion mode에서는 추가적인 전압에 대해 depletion region이 커지는 것보다 inversion된 전자들이 많아지는 것이 더 쉽다하셔서,, )
@@조상영-q2x기판 전압이 바뀌는 것이 fixed charge 로만 대응되는 것이 아닙니다. 이전에도 답변하였듯이 기판 전압을 바꾸면, Qdep 이 바뀌면서 Vt 가 바뀌기 때문에, 결과적으로는 Qinv 도 바뀝니다. 즉 기판 전압이 바뀌는 것을 depletion region charge 와 inversion charge 가 모두 변하면서 대응하는 것입니다. 수식 유도과정에서는 Qdep 의 변화만 반영한 것처럼 보일 수 있으나, Vt 의 변화량을 통해 Qinv 의 변화가 표현된 것입니다.
안녕하세요 교수님! 강의를 듣는와중에 질문이 있습니다 직관적 해석에 따르면 바디에 음전압이 공핍층을 넓힙니다 그리고 bulk쪽에 존재하는 carrier를 surface로 끌어모으는데 넓어진 공핍층으로인해 추가적인 threshold voltage을 생성한다고 하셨고 Cap입장에서 보면 vth의 변화량이 바디에 걸리는 전압으로 인해 q값이 변화하여 vth가 증가한다는것으로 설명해주셨습니다 Band를 보는 관점에서 보면 Weak inversion이 없는 파이s=2파이f 가 될때를 기준으로 바디에 음전압을 가하여 더 심한 밴드 밴딩을 이루어냈습니다 그렇게따지면 더 심한 밴드 밴딩이 이루어 졌으니 강한 전기장으로인해서 전자들이 surface쪽으로 모여 inversion이 되어야하는거 아닌가요? 그렇게된다면 밴드를 보는입장에서는 vth가 감소된것처럼 보이는데 어느부분이 잘못이해되었늕 알려주시면 감사하겠습니다!
에너지밴드 다이어그램을 보면 substrate bias 가 인가되어도 Efn 과 Efi 의 차이는 인가되지 않을 때와 동일한 것을 볼 수 있습니다. 이 말은, 채널에 형성된 inversion 된 electron 의 양은 substrate bias 와 상관없이 동일하다는 뜻입니다. 밴드가 더 많이 휘어지는 것은 맞지만, depletion region 이 더 확장된 것 뿐이며, 이로 인해 더 많은 전자가 p-type body 로 부터 이동해 오는 것은 아닙니다.
body에 음전압을 인가 하는 것은 게이트에 양전압을 인가하는 것과 등가가 아닌지요? body bias로 인해 게이트는 처음부터 일정 수준의 양의 bias 효과를 가지고 시작한다면 threshold 를 만들기 위한 게이트 전압은 body bias가 음으로 인가 되기 전보다 더 작아도 동일한 효과를 나타낼 수 있지 않는지요? 즉 Vth가 낮아지는 방향이 아난지 궁금합니다. Source 기준으로 body에 음전압을 인가하는건 gate에 양전압이 인가 된 것과 뭐가 다른지 궁금합니다. 감사합니다
댓글만으로는 설명이 조금 힘든데, Φs 가 전체적으로 보면 2Φfp + VSB 로 변하는 것은 맞습니다. 하지만 VT 라는 것이 source 의 potential 을 기준으로 정의가 되기 때문에 (substrate 를 기준으로 되는 것이 아니라), VT 식에서는 Φs 를 그냥 2Φfp 로 두는 것이 맞습니다. 조금 더 자세한 설명을 원하면 Streetman 의 "Solid state electronic device" 교재를 참고 바랍니다.
교수님 안녕하세요 훌륭한 강의 잘 들었습니다. 질문 생겨서 댓글 남길게요 바디에 음의 전압을 가해서 Vsb가 0보다 크게 되면 기판 효과가 나타난다고 하셨습니다. 그러면 바디의 전압은 그대로 두고 Vs를 접지가 아닌 양의 전압을 인가하게 되면 마찬가지로 기판 효과가 나타나서 문턱전압이 증가하나요?? 감사합니다.
MOSFET 채널의 형성 여부를 결정하는 것은 수직한 방향의 E-field 입니다. 즉, 게이트전압과, 채널이 형성되는 Si/SiO2 interface 근처에서의 전압(channel potential) 차이가 채널의 형성 여부를 결정합니다. 이 때 이전 강의에서 설명하였듯이, channel potential 은 VDS 에 의해 결정됩니다. 따라서 채널형성 여부는 VD 또는 VS 에 영향을 받습니다. 하지만 MOS 에서 배웠을때는, VT 를 계산하는 식 안에는 VD 나 VS 항이 전혀 포함되어 있지 않습니다. 결론적으로는 이렇습니다. 질문한 상황처럼 VS 를 바꾸면, channel potential 이 바뀌므로 당연히 드레인전류(ID) 값이 바뀌게 됩니다. 하지만 이 상황을 VT 가 바뀌었다고 해석하지는 않습니다. VT 라는 것은 MOS 에서 정의된 것으로, 소스/드레인의 영향이 없을 때 정의되는 값이기 때문입니다. 그냥 channel potential 이 바뀌었기 때문에 ID 가 바뀐것으로 해석합니다. 또한 VS 를 바꾸었다고 기판전압효과가 발생하였다고도 해석할 수 없습니다. 기판전압효과라는 것은 수직한 방향의 전압차이를 바꾸었을 때 나타나는 효과이기 때문에, 수평한 방향의 potential을 바꾸는것과는 다릅니다. 즉 요약하면, VS 를 바꾸는 것과 VB 를 바꾸는 것이 동일하게 드레인전류를 바꿀수는 있습니다. 하지만 동일한 효과(기판전압효과)라고 해석할 수 는 없습니다.
안녕하십니까, 영상을 정말 잘 보고있는 대학입니다. 질문이 하나 있어 댓글남깁니다 ㅠㅠ Q1.만일 NMOS의 body에 양전압을 인가하면 body에는 forward bias라 Vt는 감소하고 그에따라 속도포화는 증가하게되나요? Q2.또한 NMOS의 body에 음전압을 인가하면 body에는 reverse bias라 Vt는 증가하고 그에따라 속도포화는 감소하게되나요? 강의 항상 잘 듣고 공부하고있습니다. 감사합니다 :)
@@kimtan8330 [고급소자물리|3.4.1] 강의에서 설명한 모델에서, Vt 항이 body 전압에 따라 변한다고 이해하면 됩니다. 다만 mu_eff 값도 body 전압에 영향을 받을 수 있기 때문에, 정확한 변화를 예측하고 싶다면 다양한 변수들을 같이 고려해 주어야 합니다.
같은 의미(?)라는게 정확히 어떤 뜻인지 모르겠습니다. 아무튼 UTB에서 back gate bias 는 채널의 charge에 직접적으로 영향을 주지만, substrate bias는 depletion charge 에 영향을 주는 것이기 때문에, 결과는 비슷해 보일지 모르겠지만 완전히 물리적으로 다른 과정을 만들어 냅니다.
안녕하세요 교수님 ! Nmosfet 구조에서 s->b d->b 로 전류가 흐르지 않게끔 하기 위해서 소스 바디, 드레인 바디 사이에 역방향을 걸어주잖아요 그게 무슨말인이 이해가 안가서 댓글을 남깁니다! 만약 순방향이나 평형 으로 됐을때 어떤 현상이 일어나고 역방향을 걸어주는 더 구체적인 이유가 있을까요??
댓글만으로는 설명이 조금 힘든데, Φs 가 2Φfp + VSB 로 변하는 것은 맞습니다. 하지만 VT 라는 것이 source 의 potential 을 기준으로 정의가 되기 때문에 (substrate 를 기준으로 되는 것이 아니라), VT 식에서는 Φs 를 그냥 2Φfp 로 두는 것이 (VSB 를 다시 빼주는 것이) 맞습니다. 결과적으로 VSB 에 대한 효과는 Qdep/Cox 식의 변화에 반영됩니다. 조금 더 자세한 설명을 원하면 Streetman 의 "Solid state electronic device" 교재를 참고 바랍니다.
안녕하십니까 교수님 영상 정말 잘 보고 있습니다. 질문이 있습니다. 8:20 에서 Body 쪽에 -전압을 걸면 E band가 위로 올라가고 그러면 depletion region이 증가해도 depletion region의 band의 기울어짐이 다 가파르게 될 것이니 E field가 증가하여 p-substrate의 minority carriers인 electrons이 더 빠르게 이동할 수 있지는 않은지 궁금합니다.
안녕하십니까? Vbs 관련 질문이 있어 글 올립니다. pass transistor(nMOS을 예로 들어)와 같이, source의 전위가 항상 0V가 아닌, 시간에 따라 source 전위가 변하는(증가하는) 경우, Vbb를 0V를 인가 하더라도 Vbs가 계속 negative하게 변하면서 Vth 또한 변화(증가) 될 것 같은데요, 이 경우, Vth가 제 생각 처럼 계속 바뀌는 것인지, Vth가 동작 중 바뀌면 어떤 문제(Vth 증가에 따른 Ids 감소?)가 생길 수 있을 것인지 궁급합니다.
정확한 상황 조건이 주어지고 시물레이션을 해봐야 답변할 수 있을 것 같습니다. 특별한 경우가 아니면 Vb는 항상 0 입니다. 제 추측으로는 source 전위가 바뀌면 Vbs가 채널에 미치는 영향보다 Vds가 변하면서 발생하는 Ids가 더 클것 같습니다. pass transistor 를 언급하셨는데, NAND의 경우에는 pass transistor 에는 Vt보다 훨씬 큰 Vpass 를 가하기 때문에 pass transistor 는 거의 metal line 처럼 간주될 수 있습니다.
@@DevicePhysics 빠른 회신 감사드립니다. 제가 궁금했던 것은 통상, DRAM cell의 p-well에 negative(~-0,7V) Vbb를 인가하는 이유가 (물론, DRAM cell에 Vbb를 인하하는 일반적인 이유는 Ioff 저감, BL junctiom cap 저감, CMOS latch-up 현상 저감, active isolation 특성 향상 등의 기본적인 목적 때문인 줄은 압니다만), 혹시, DRAM cell tr도 하나의 pass tr이기 때문에 read/write 시 source 전압 변동에 따른 Vbs 변화로 인한 cell tr의 Vth가 변동되는 것을 Vbb에 따라 Vth의 변화가 적은 영역의 Vbb(∵ Vth ∝ SQRT(Vbs))를 인가하는 것이 아닌 가 하는 생각이 들어서 질문 드린 것입니다. 제 생각에 오류가 있을까요?
안녕하십니까. 대학에서 반도체 공부하고 있는 학생입니다. 제가 바디효과를 배울 땐 채널의 위치에 따라 V(y)가 다르고 그래서 바디효과에 의해 Vt가 채널의 위치에 따라 linear하게 증가한다고 배웠습니다. (drain으로 갈수록 증가) 하지만 이 강의에서는 그런 내용이 나오질 않는데 어떻게 이해 하는게 맞는지 궁금합니다. 강의 잘 듣고 있습니다. 감사합니다!!
![[기초반도체공학|5.5] MOSFET : #subthreshold #weak inversion #subthreshold swing #약한반전상태](http://i.ytimg.com/vi/p2uOaaUl-qE/mqdefault.jpg)
![[기초반도체공학|5.5] MOSFET : #subthreshold #weak inversion #subthreshold swing #약한반전상태](/img/tr.png)
![[기초반도체공학|5.2] MOSFET : #동작영역 #linear #pinch off #saturation](http://i.ytimg.com/vi/I2NBu7OuxpU/mqdefault.jpg)
![[기초반도체공학|5.3] MOSFET : #전류전압특성 #이상적인 I-V 모델 #수식유도 #transconductance](http://i.ytimg.com/vi/OixZ1nkWDX0/mqdefault.jpg)
![[기초반도체공학|4.1] MOS : #정성적해석 #에너지밴드 다이어그램 #3가지 동작모드 #accumulation #depletion #inversion](/img/1.gif)
좋은 강의 감사합니다
매일 복습하면서 공부 중입니다!!
교수님. 정성적으로 이해하는 과정 중에 걸리는 것이 있어 질문드립니다.
우선 근원적으로 Gate의 면전하(Metal과 Oxide 사이)에 해당하는 차지를 Depletion차지와 Inversion차지로 맞춰주는 것이라고 이해를 하고 있는데, 이때 공핍층이 확장되면서 Depletion차지가 늘어나며 inversion차지가 적어져도 기존의 할당량인 면전하 만큼을 채울 수 있기 때문에 채널이 줄어든다고 이해해도 될까요?
감사합니다.
@@jyn9988 그렇게 생각해도 상관없습니다.
@@DevicePhysics 감사합니다 교수님! 큰 도움이 되었습니다
교수님 안녕하세요. 항상 강의 잘 듣고 있습니다. 다름이 아니라, 에너지 밴드를 그려보는 과정에서 궁금한 점이 생겨 질문드립니다. 기판에 역전압을 인가하게 되면 가해준 역전압만큼 bulk의 에너지 밴드가 상승하기 때문에, 에너지 밴드 다이어그램을 그리게 되면 gate의 페르미 준위와 Efp의 차이는 Vg + VR이 되는 것이 맞는지 궁금하여 질문 드립니다. 감사합니다.
그리고 Efn과 gate의 페르미 준위 차이가 eVg가 될 것이라 생각했습니다!
강의자료에 이미 에너지밴드 다이어그램이 그려져 있습니다.
@@DevicePhysics gate도 포함하여 에너지 밴드를 확인하고 싶었습니다! 그런데, 기판에 역전압을 가했을 때 기판의 Efp와 게이트 페르미 준위가 기존보다 VR만큼 추가로 차이가 나는 것이 맞는지 알고 싶었습니다 ㅎㅎ
@@김윤호-k5b 소스와 드레인 사이에 채널이 형성되면, channel potential이 존재하기 때문에 게이트와 단순히 VR만큼 차이나지 않습니다. 즉, 조건에 따라 달라집니다.
교수님 안녕하세요.
body effect에 대해 정성적으로 잘 이해가 되지 않는 부분이 있어 질문드립니다.
source와 drain을 생각하지 않았을 때 body에 -2V를 인가하는 것은 gate에 2V만큼을 추가적으로 인가하는 것과 동일하지 않은가? 라는 의문이 생겼습니다.
즉 아래와 같은 상황을 말씀드리는 것입니다.
body: -2V gate: 2V
body: 0V gate: 4V
gate에 전압을 인가할 때에도 기판의 공핍층의 두께는 증가하는데, 왜 body에 음의 전압을 인가할 때에만 이런식으로 계산하는 것인가요?
추가적으로, source와 drain을 고려하지 않겠다고 말씀드린 이유는
이 강의 영상에서 VSB > 0 인 상황에서는 body effect에 대해 drain과 source가 주는 영향이 없다고 생각하였기 때문입니다.
source/drain이 없다면, 질문한 상황이 서로 같습니다. body 에 전압을 가하던, gate 에 전압을 가하던, 결국 양단의 전위차(VGB) 가 중요합니다. 그냥 MOS 와 동일한 상황이 되는 것입니다.
하지만 MOSFET 은 source/drain 이 있기 때문에 질문한 상황이 같지 않습니다. 이미 앞에서 배웠듯이, VGS, VGD 가 채널에 영향을 줍니다.
설명중에 body voltage가 인가되면 channel 밑에 acceptor ion에 의해 -fixed charge가 생기고 이 때문에 Vt가 높아진다고 말씀해주셨습니다.
이 부분이 잘 이해가 가지 않는데 밑에 생긴 -fixed chagre들이 왜 channel 형성을 방해하는건가요?
fixed charge 가 생긴 영역을 채널 아래쪽에 게이트가 하나 더 생긴것으로 상상해봅니다.
그리고 이 아래쪽 게이트에 (-) 전압이 인가 되었다고 가정해봅니다.
여기서 p-type substrate 이기 때문에 게이트에 양의 전압을 인가 해야 채널이 형성되는 상황입니다.
결국 (-) fixed charge 들은 채널 형성을 방해하는 결과를 만들게 됩니다.
@@DevicePhysics 와 설명이 너무 명쾌해요! 감사합니다.
안녕하세요. 질문이 있습니다. floating body effect 효과가 발생하면 정공이 채널 아래쪽에 축적되어서 body쪽에 양의 전압이 걸려있는 상태로 볼 수 있는데 gate에 양의 전압을 가해서 채널을 형성할때 body쪽에 걸려있는 양의 전압때문에 추가적으로 더 높은 gate 전압을 걸어줘야 채널이 형성된다고 생각해서 Vth는 높아진다라고 생각했는데 어느 부분이 오류 일까요? 외부 자료에는 바디쪽의 양전압에 의해 소자의 Vth가 낮아진다라고 나와서요.
그때는 양전압의 의미가 소스와 비교한 상대전압인듯 합니다. 그런 경우에만 상대전압은 양전압이고 바디쪽은 음전압이 되어 Vth가 낮아지겠죠
floating body effect는 hole이 depletion region에 쌓일 때 발생합니다. 즉 depletion charge의 양을 줄입니다. 반대로 body bias는 강의에서 설명했듯이 depletion charge를 증가시킵니다.
교수님 정말 강의 잘 듣고있습니다!
궁금한 점이 하나 생겨 질문드립니다. 영상 8분 15초에 (-)fixed charge가 채널에 인가되는 효과때문에 Qinv생성을 방해한다고 설명하셨는데
채널에 (-)가 인가되는 것은 이전 영상에 따르면 Qinv를 생성하는데 도움되는 효과가 아닌지 궁금합니다.
이전 영상에서 Vds를 인가할 때 Vd의 양의 전압이 채널에 인가되고 이는 Gate에서 생성하는 field를 상쇄하여 Qinv 생성을 억제한다고 설명하여 헷갈린 부분이 생겼습니다..
또한 2분 35초의 사진에서 오른쪽 하단 Eband diagram을 참조하더라도 Vsb덕분에 surface potential은 게이트 전압을 적게 인가해도 금방 2파이fb를 넘어서는 것이 아닌가요??
감사합니다!
드레인 전압이랑 바디전압 때문에 생기는 fixed charge와 무슨 상관이 있는 것인가요?
@@DevicePhysics 드레인 전압과 바디 전압때문에 생기는 fixed charge, 둘 다 채널 쪽에 전압을 가해주는 효과가 있다고 생각했습니다.
드레인 전압은 채널 길이에 따라 + 전압을, fixed charge는 (-) 전압을 채널에 인가하는 것과 같은 효과를 준다고 이해했습니다. 혹시 잘 못 이해한 것일까요?
@@김민수-v4z 아닙니다.
드레인쪽에 생기는 depletion region 은, 이전 강의에서 설명했듯이 채널을 끊게 만듭니다. 즉, 드레인 전류가 linear region / saturation region 으로 나누어지도록 만듭니다. 그냥 단순히 (+) 전압을 인가하는 효과를 만드는 것이 아닙니다.
바디 전압은, 원래 채널 아래쪽에 있었던 depletion region 을 확장시키게 됩니다. 확장된 depletion region 에 (-) fixed charge 들이 있기 때문에 채널에 (-) 전압을 인가한 것과 같은 효과가 발생하게 됩니다.
안녕하세요. 교수님. VT식에서 surface potential이 |VBS|만큼 더 증가하여 Xd,max가 추가적으로 증가하였고(depletion 영역이 더 많이 확장되며 더 많은 hole이 밀려남) 이로 인해 depletion charge Qsd가 증가하였고 oxide potential이 증가해서 VBS
수식없이 간단히 설명하기는 조금 어려운데,
1) 먼저 VT 라는 것은 source potential (0V) 을 기준으로 했을 때 채널을 만들기 위해 필요한 VG 입니다. potential 의 기준점이 substrate 가 아닙니다.
2) 이 때 VSB 가 인가되면, surface potential 이 2Φfp+VSB 로 변합니다. 그리고 Qsd 도 변합니다.
3) 다만 1) 에서도 이야기 하였듯이, VT 라는 것은 채널 형성에 필요한 VG 와 source 사이의 전위차 입니다.
따라서 VG 입장에서는 VSB 가 인가되어도 source potential 이 그대로 0 이기 때문에, VT 시점에서의 surface potential 은 그냥 2Φfp 으로 유지된다고 느끼게 되며, Qsd 의 변화만 느끼게 됩니다.
교수님 그러면 이번영상에서는 해결책인 역경사 바디도핑 내용은 없는 순수body effect만 고려한 식,내용의 영상인걸까여??
뭘 해결한다는 것인가요?
@@DevicePhysics body effect를 최소화 하기위해 Toxe/Wd.max부분을 조정해줄때 Wd.max부분을 건들때 생기는문제를 해결하기위한 해결책으로 역경사 바디도핑을 쓰는걸로 알고있습니다.
@@user-sy9ok5hp1k 강의 영상 보면 알 수 있듯이 역경사 도핑은 설명한 적 없습니다.
@@DevicePhysics 감사합니다
교수님 질문있습니다
N channel mosfet에서 Vgs로 인해 채널이 생성되고 채널 내에 자유전자가 존재하는 건가요??
P substrate에 음의 전압을 인가했을 때, 채널측에 (-)의 fixed charge가 생성되어서 channel 형성을 방해한다고 하셨는데 Vgs로 인해 채널에 생성되는 charge와 body 전압으로 인해 채널에 생성되는 charge의 차이가 궁금합니다!
fixed charge 는 채널에 형성되는 charge 가 아닙니다. 그리고 fixed charge 와 채널의 inversion charge 는 전혀 다른 charge 입니다.
fixed charge 에 대해서는 이미 pn접합 때 배웠으며, inversion charge 가 무엇인지는 이미 MOS 에서 배운 내용이니 복습해보길 바랍니다.
@@DevicePhysics 넵 감사합니다
교수님 감사합니다
body에 음전압을 인가 하는 것은 게이트에 양전압을 인가하는 것과 등가가 아닌지요?
body bias로 인해 게이트는 처음부터 일정 수준의 양의 bias 효과를 가지고 시작한다면 threshold 를 만들기 위한 게이트 전압은 body bias가 음으로 인가 되기 전보다 더 작아도 동일한 효과를 나타낼 수 있지 않는지요? 즉 Vth가 낮아지는 방향이 아난지 궁금합니다.
Source 기준으로 body에 음전압을 인가하는건 gate에 양전압이 인가 된 것과 뭐가 다른지 궁금합니다.
감사합니다
Vt가 변하는 방향만 보면 등가처럼 보일 수 있으나, 당연히 등가가 아닙니다. 게이트로는 전류가 흐를 수 없지만(gate oxide 때문에), body로는 전류가 흐를 수 있습니다.
답변 감사 합니다
MOS 든 MOS-FET 이든
상황은 동일 한거죠?
(body bias -> Vth 증가)
감사합니다
교수님 항상 좋은강의 해주셔서 감사합니다. 본 강의에서 depletion 영역이 확장되어 Vt가 증가한다는 사실은 이해했습니다. 하지만 Vt adjustment doping시에 기판농도보다 도핑 농도를 증가시키면 depletion영역이 감소되는데 Vt는 증가하게 되는 것으로 알고 있습니다.
서로 반대되는 부분인거 같아 이 점이 궁금하여 질문드립니다!
VT 식을 보면 알 수 있듯이, depletion region 의 폭이 중요한 것이 아니라 Qdep (depletion charge) 가 중요한 것입니다.
substrate bias 를 인가하면 강의에서 설명한 이유로 Qdep 이 증가하기 때문에, VT 가 증가하는 것이며,
Na 를 증가시키면 마찬가지로 Qdep 이 증가하기 때문에 (그리고 phi_fp 도 증가하기 때문에), VT 가 증가하는 것입니다.
교수님 강의 너무나 잘 듣고 있습니다, application engineering 하고 있는데 반도체 지식이 부족해서 항상 많은 공부가 되고 있습니다,
vertical structure power MOSFET의 경우 Vgs에 excessive voltage(datasheet 권장 값 이상)가 인가되면 (positive or negative) trapped 현상이 발생되어
Vth가 shift되는 현상이 발생하는데요, 이러한 trapping 현상이 8:30 근방에서 설명하신 현상이 electron (hole) trap과 유사한 물리적 현상으로 이해하면 될까요 ?
[기초반도체공학] 과목 전체에서에서 trap에 대해 이야기한 부분이 없습니다 (trap에 대한 영향은 전부 무시했습니다). 8:30에서는 body bias에 의한 depletion charge의 변화를 설명했습니다.
@@DevicePhysics 아하, 고급소자물리학 코너에서 이러한 현상에 대한 강의를 하시었군요, 해당 부분 찾아서 열심히 공부 하겠습니다,
감사합니다, 독학 했으면 5년도 더 했어야 하는 어려운 과목인데, 운동하면서 밥먹으면서 일상 생활처럼 들으며 살고 있습니다, 너무나 좋은 강의 감사합니다,
넷플릭스보다 더 재밌고 시간 가는 줄 모르겠습니다,
8:15 교수님 안녕하세요. 좋은 강의 감사합니다. 정성적인 설명에 한가지 질문이 있습니다. Vb 를 마이너스로 인가되서 홀들이 바디로 땡겨져서 음이온 전하가 생기고 그로인해 게이트에서 채널을 만들기 위해 전자를 당겨오는데 더 많은 전압이 필요하다고 하셧는데요. 전자 입장에서는 바디의 마이너스 전압으로 인해서 전자가 바디->게이트로 더 밀려나가서 Vt를 낮춰주는 영향이 있는건 아닌지, 그러면 있더라도 위에 말씀하신 음이온 전하가 영향이 더 커서 궁극적으로 Vt가 더 커지는거라고 이해하면 될까요?
body bias 에 의해 (-)극성의 fixed charge 가 증가하는데, 이 때 fixed charge 가 형성되는 영역은 앞에서 pn접합에서 배운 depletion region 입니다. 따라서 모바일 캐리어는 거의 존재하지 않는 영역입니다. 따라서 질문한것과 같이, 바디-->게이트로 밀려나는 전자는 애초에 존재할 수 없습니다.
@@DevicePhysics 교수님 강의 잘 보고 있습니다! 여기서 전자는 기판 내부의 소수캐리어이기 때문에, 바디바이어스의 영향으로 그 전자들이 x=Wdmax쪽까지 밀려나서 공핍층을 조금 줄여주는 효과가 있지 않을까요??
@@jyn9988 depletion region 이 생성되는 과정과, 소수캐리어어와 다수캐리어의 농도를 비교해서 다시 생각해보세요.
교수님 안녕하세요. 혹시 fixed charge 내용 관련된 영상들을 어디에서 찾아볼 수 있을까요? 머릿속에서의 개념이 모호해져서 다시 한 번 들어야 할 것 같아서요...
[물리전자공학] 챕터4 부분을 다시 복습 하면 됩니다.
교수님 안녕하세요 Vt의 정의가 파이s=2파이f인데 바디에 음의 전압을 인가하면 더 작은 Vg로 파이s=2파이f를 만족하게 되어 Vt값이 더 작아진다고 생각하였습니다. 여기서 무엇이 잘못된 생각인지 알고싶습니다. 감사합니다
이 강의에서 Vt가 증가하는 이유는 이미 정성적으로 그리고 수식적으로도 다 설명했습니다.
교수님 그럼 Vt를 조절가능한 변수를 늘리기 위해 조절하는건가요?? Vt가 늘어남에 따라 얻을수있는 이점이 뭐가있는지 궁금합니다
이점이 있다기 보다는, 소자 엔지니어는 회로 엔지니어가 요구하는 Vt 에 맞추어 소자를 설계해야 합니다. 하지만 강의에서 이야기했듯이 Vt 를 원하는 값으로 조절하기가 쉽지 않습니다. 이런 상황에서, Vt 를 조절할 수 있는 방법 중 하나가 body bias 를 이용하는 방법입니다.
@@DevicePhysics 감사합니다
교수님 혹시 DRAM이나 낸드플래시 같은 메모리 반도체 관련 강의도 있나요?
없습니다.
@@DevicePhysics 혹시 앞으로 강의 계획도 없으신가요..?
교수님! Channel에서 carrier가 받는 전압의 크기가 Drain 근처에서 VGD의 값을 가진다고 하셨는데 Channel에 인가되는 전기장의 방향이 Vg는 수직방향이고 Vd는 수평방향인데 이를 벡터의 합이 아닌 단순히 Vg-Vd의 전위차를 가진다고 해도 되는 건가요?
이미 [기초반도체공학|5.2] 강의에서 충분히 설명한 내용이니 다시 복습해보길 바랍니다.
@@DevicePhysics 전압이 스칼라양이라는 것을 간과했습니다. 감사합니다 교수님
안녕하세요 교수님
4.4 절에서 strong inversion mode 에서는
게이트에 추가적인 전압을 가하더라도 depletion width가 증가하지 않는다고 하셨는데 기판 전압을 가했을 때는 depletion width가 증가하는 이유가 뭔가요?
위의 댓글에서 보면 Vt는 소스 드레인의 영향이 없을 때 정의된다 하셨는데 그렇다면 게이트에 +전압을 가하는 것은 바디에 -전압을 가하는 것과 같은 것 아닌가요?
1. 기판전압을 변화시키면 새로 추가된 charge 에 대응하는 전하들이 실리콘 어딘가에 생성/소멸 되어야 합니다.
이때 기판에 가까운 depletion region 의 전하량 (Qdep) 이 변하게 되고, 강의에서 설명한 것처럼 Qdep 의 변화가 VT 의 변화를 만들어 냅니다.
2. 정확히 말하면 channel potential 이 0 일 때 Vt 가 정의 됩니다 (MOS capacitor 와 동일하게). 따라서 채널영역이 접지(0V)인 것처럼럼 생각하면 됩니다.
따라서 강의에서 설명한것처럼 바디에 (-) 전압을 가하는 것은 게이트에 (-) 전압을 인가하는 것과 비슷한 효과를 만듭니다 (채널 형성을 방해).
@@DevicePhysics 답변 감사합니다!
말씀하신 것처럼 기판전압에 대응하는 전하들이 실리콘에 생겨야 한다는 것인데, 이 대응하는 전하들이 왜 fixed charge로 대응해야만 하는 것인가요?
inversion 된 전자들이 대응할 수 있다면 오히려 Vt를 낮출 수 있는 것 아닌가요??(예를 들어, 강의에서는 기판 전압에 의해 홀들이 아래 쪽으로 끌려와서 depletion 영역이 생긴 것이라 하셨는데, 이와 같은 방법으로 기판에 걸린 -전압에 의해 substrate의 자유전자들이 채널쪽으로 밀리게 된다면 inversion layer 가 생성될 것이라 생각합니다. 왜냐하면 4,4절에서 설명하신 strong inversion mode에서는 추가적인 전압에 대해 depletion region이 커지는 것보다 inversion된 전자들이 많아지는 것이 더 쉽다하셔서,, )
@@조상영-q2x기판 전압이 바뀌는 것이 fixed charge 로만 대응되는 것이 아닙니다. 이전에도 답변하였듯이 기판 전압을 바꾸면, Qdep 이 바뀌면서 Vt 가 바뀌기 때문에, 결과적으로는 Qinv 도 바뀝니다. 즉 기판 전압이 바뀌는 것을 depletion region charge 와 inversion charge 가 모두 변하면서 대응하는 것입니다.
수식 유도과정에서는 Qdep 의 변화만 반영한 것처럼 보일 수 있으나, Vt 의 변화량을 통해 Qinv 의 변화가 표현된 것입니다.
안녕하세요 교수님! 강의를 듣는와중에 질문이 있습니다
직관적 해석에 따르면 바디에 음전압이 공핍층을 넓힙니다 그리고 bulk쪽에 존재하는 carrier를 surface로 끌어모으는데 넓어진 공핍층으로인해 추가적인 threshold voltage을 생성한다고 하셨고
Cap입장에서 보면 vth의 변화량이 바디에 걸리는 전압으로 인해 q값이 변화하여 vth가 증가한다는것으로 설명해주셨습니다
Band를 보는 관점에서 보면
Weak inversion이 없는 파이s=2파이f 가 될때를 기준으로 바디에 음전압을 가하여 더 심한 밴드 밴딩을 이루어냈습니다 그렇게따지면 더 심한 밴드 밴딩이 이루어 졌으니 강한 전기장으로인해서 전자들이 surface쪽으로 모여 inversion이 되어야하는거 아닌가요? 그렇게된다면 밴드를 보는입장에서는 vth가 감소된것처럼 보이는데 어느부분이 잘못이해되었늕 알려주시면 감사하겠습니다!
에너지밴드 다이어그램을 보면 substrate bias 가 인가되어도 Efn 과 Efi 의 차이는 인가되지 않을 때와 동일한 것을 볼 수 있습니다. 이 말은, 채널에 형성된 inversion 된 electron 의 양은 substrate bias 와 상관없이 동일하다는 뜻입니다.
밴드가 더 많이 휘어지는 것은 맞지만, depletion region 이 더 확장된 것 뿐이며, 이로 인해 더 많은 전자가 p-type body 로 부터 이동해 오는 것은 아닙니다.
body에 음전압을 인가 하는 것은 게이트에 양전압을 인가하는 것과 등가가 아닌지요?
body bias로 인해 게이트는 처음부터 일정 수준의 양의 bias 효과를 가지고 시작한다면 threshold 를 만들기 위한 게이트 전압은 body bias가 음으로 인가 되기 전보다 더 작아도 동일한 효과를 나타낼 수 있지 않는지요? 즉 Vth가 낮아지는 방향이 아난지 궁금합니다.
Source 기준으로 body에 음전압을 인가하는건 gate에 양전압이 인가 된 것과 뭐가 다른지 궁금합니다.
감사합니다
안녕하세요 교수님 델타 vt에서 왜 q의 변화량만 고려하는지 모르겠습니다. Φs가 변하기 때문에 q도 변하는 것이라 q의 변화량과 Φs자체의 변화량도 따져줘야 하지 않나 싶습니다.
댓글만으로는 설명이 조금 힘든데, Φs 가 전체적으로 보면 2Φfp + VSB 로 변하는 것은 맞습니다. 하지만 VT 라는 것이 source 의 potential 을 기준으로 정의가 되기 때문에 (substrate 를 기준으로 되는 것이 아니라), VT 식에서는 Φs 를 그냥 2Φfp 로 두는 것이 맞습니다. 조금 더 자세한 설명을 원하면 Streetman 의 "Solid state electronic device" 교재를 참고 바랍니다.
@@DevicePhysics 댓글 감사합니다!
교수님 안녕하세요 훌륭한 강의 잘 들었습니다. 질문 생겨서 댓글 남길게요 바디에 음의 전압을 가해서 Vsb가 0보다 크게 되면 기판 효과가 나타난다고 하셨습니다. 그러면 바디의 전압은 그대로 두고 Vs를 접지가 아닌 양의 전압을 인가하게 되면 마찬가지로 기판 효과가 나타나서 문턱전압이 증가하나요?? 감사합니다.
MOSFET 채널의 형성 여부를 결정하는 것은 수직한 방향의 E-field 입니다. 즉, 게이트전압과, 채널이 형성되는 Si/SiO2 interface 근처에서의 전압(channel potential) 차이가 채널의 형성 여부를 결정합니다.
이 때 이전 강의에서 설명하였듯이, channel potential 은 VDS 에 의해 결정됩니다. 따라서 채널형성 여부는 VD 또는 VS 에 영향을 받습니다.
하지만 MOS 에서 배웠을때는, VT 를 계산하는 식 안에는 VD 나 VS 항이 전혀 포함되어 있지 않습니다.
결론적으로는 이렇습니다. 질문한 상황처럼 VS 를 바꾸면, channel potential 이 바뀌므로 당연히 드레인전류(ID) 값이 바뀌게 됩니다. 하지만 이 상황을 VT 가 바뀌었다고 해석하지는 않습니다. VT 라는 것은 MOS 에서 정의된 것으로, 소스/드레인의 영향이 없을 때 정의되는 값이기 때문입니다. 그냥 channel potential 이 바뀌었기 때문에 ID 가 바뀐것으로 해석합니다.
또한 VS 를 바꾸었다고 기판전압효과가 발생하였다고도 해석할 수 없습니다. 기판전압효과라는 것은 수직한 방향의 전압차이를 바꾸었을 때 나타나는 효과이기 때문에, 수평한 방향의 potential을 바꾸는것과는 다릅니다.
즉 요약하면, VS 를 바꾸는 것과 VB 를 바꾸는 것이 동일하게 드레인전류를 바꿀수는 있습니다. 하지만 동일한 효과(기판전압효과)라고 해석할 수 는 없습니다.
답변 감사합니다 교수님 궁금증이 해결되었어요!
안녕하십니까, 영상을 정말 잘 보고있는 대학입니다.
질문이 하나 있어 댓글남깁니다 ㅠㅠ
Q1.만일 NMOS의 body에 양전압을 인가하면 body에는 forward bias라 Vt는 감소하고 그에따라 속도포화는 증가하게되나요?
Q2.또한 NMOS의 body에 음전압을 인가하면 body에는 reverse bias라 Vt는 증가하고 그에따라 속도포화는 감소하게되나요?
강의 항상 잘 듣고 공부하고있습니다. 감사합니다 :)
1. 강의영상 첫부분에 body 에 양전압을 인가하면 안되는 이유에 대해 이미 설명 했으니 다시 확인해보길 바랍니다.
2. 이 강의에서는 속도포화에 대해 언급한적이 없는데, 어떤 부분을 질문하는 것인가요?
@@DevicePhysics
1. 원치않은 전류가 생겨 인가를 하면 안됩니다
2. 이 영상 이전에 올리신 5.1 속도포화 파트를 보고 5.4 바디효과 영상을 보며 생긴 개인적인 궁금증입니다. 답변 감사합니다 !
@@kimtan8330 5.1 강의에는 속도포화에 대한 내용은 없습니다. 무언가 잘못 이해하고 있는것 같습니다.
@@DevicePhysics 죄송합니다
고급소자물리 3.4.1 이였습니다
@@kimtan8330 [고급소자물리|3.4.1] 강의에서 설명한 모델에서, Vt 항이 body 전압에 따라 변한다고 이해하면 됩니다.
다만 mu_eff 값도 body 전압에 영향을 받을 수 있기 때문에, 정확한 변화를 예측하고 싶다면 다양한 변수들을 같이 고려해 주어야 합니다.
교수님 Vsb가 증가하면 depletion 영역이 늘어나서 Vt가 증가한다고 하셨는데, Nsub를 크게 했을 때는 depletion 영역이 줄어드는데 왜 Vt가 증가하는 건가요?
depletion region 의 폭이 중요한 것이 아니라, depletion charge (Qdep) 이 중요한 것입니다.
Nsub 을 증가시키면 Qdep 은 증가하게 됩니다 (MOS 강의 참고). 따라서 Vt 가 증가합니다.
@@DevicePhysics 답변 감사합니다!!
교수님! UT-SOi를 이용한 더블게이트 모스펫 구조에서는 back gate bias에 의한 효과와 영상에서 설명해주신 substrate bias 모두 같은 의미로 해석하면 되나요??
같은 의미(?)라는게 정확히 어떤 뜻인지 모르겠습니다.
아무튼 UTB에서 back gate bias 는 채널의 charge에 직접적으로 영향을 주지만, substrate bias는 depletion charge 에 영향을 주는 것이기 때문에, 결과는 비슷해 보일지 모르겠지만 완전히 물리적으로 다른 과정을 만들어 냅니다.
안녕하세요 교수님 !
Nmosfet 구조에서 s->b d->b 로 전류가 흐르지 않게끔 하기 위해서 소스 바디, 드레인 바디 사이에 역방향을 걸어주잖아요
그게 무슨말인이 이해가 안가서 댓글을 남깁니다!
만약 순방향이나 평형 으로 됐을때 어떤 현상이 일어나고 역방향을 걸어주는 더 구체적인 이유가 있을까요??
말 그대로, 순방향으로 걸리면 source-->drain 으로 전류가 흐르는 것이 아니라, source-->body, drain-->body 쪽으로 흐르게 됩니다.
그러면 만약 소스에사 바디 드레인에서 바디 쪽으로 전류가 흐르면 어떤일이 일어나나오?
D-> b s ->b 전류가 흐를 수 없는 이유를 구체적으로 조사해오라고 하셔서 영상보다 궁금해서 적습니다!!
트랜지스터가 어떤 역할을 하는 소자인지 이해하고 있다면 답을 그냥 알 수 있는 질문입니다. [기초반도체공학 |5.1]을 다시 복습 바랍니다.
보고 왔는데 만약 순방향이나 평형바이어스가 걸릴때에는 설명이 없네요ㅜ
안녕하세요 교수님
Vgate는 표면전위에 전부 걸리지 않지만
Pn junction의 depletion region에 걸리는 전압처럼
Vbody는 표면전위에 전부 걸리는 것으로 이해하면 될까요?
네 맞습니다. source/drain 이 거의 0V 이기 때문에 Vbody 는 전부 surface potential 을 변화시키는데 사용됩니다.
교수님 한가지만 더 질문하겠습니다.
에너지밴드에서 표면전위에 Vbody가 전부 걸리는 것으로 보아 그렇게 추측했지만
수식적으로 보면 델타Q(dep)/Cox인데
이 수식은 산화막에 걸리는 전압에 가깝지 않나요?
댓글만으로는 설명이 조금 힘든데, Φs 가 2Φfp + VSB 로 변하는 것은 맞습니다. 하지만 VT 라는 것이 source 의 potential 을 기준으로 정의가 되기 때문에 (substrate 를 기준으로 되는 것이 아니라), VT 식에서는 Φs 를 그냥 2Φfp 로 두는 것이 (VSB 를 다시 빼주는 것이) 맞습니다. 결과적으로 VSB 에 대한 효과는 Qdep/Cox 식의 변화에 반영됩니다.
조금 더 자세한 설명을 원하면 Streetman 의 "Solid state electronic device" 교재를 참고 바랍니다.
@@DevicePhysics 감사합니다 교수님
교수님 덕분에 물리전자가 어렵지 않게 느껴집니다. 😁😁
안녕하십니까 교수님 영상 정말 잘 보고 있습니다. 질문이 있습니다. 8:20 에서 Body 쪽에 -전압을 걸면 E band가 위로 올라가고 그러면 depletion region이 증가해도 depletion region의 band의 기울어짐이 다 가파르게 될 것이니 E field가 증가하여 p-substrate의 minority carriers인 electrons이 더 빠르게 이동할 수 있지는 않은지 궁금합니다.
생각한대로 더 빠르게 이동할겁니다.
안녕하십니까? Vbs 관련 질문이 있어 글 올립니다. pass transistor(nMOS을 예로 들어)와 같이, source의 전위가 항상 0V가 아닌, 시간에 따라 source 전위가 변하는(증가하는) 경우, Vbb를 0V를 인가 하더라도 Vbs가 계속 negative하게 변하면서 Vth 또한 변화(증가) 될 것 같은데요, 이 경우, Vth가 제 생각 처럼 계속 바뀌는 것인지, Vth가 동작 중 바뀌면 어떤 문제(Vth 증가에 따른 Ids 감소?)가 생길 수 있을 것인지 궁급합니다.
정확한 상황 조건이 주어지고 시물레이션을 해봐야 답변할 수 있을 것 같습니다.
특별한 경우가 아니면 Vb는 항상 0 입니다. 제 추측으로는 source 전위가 바뀌면 Vbs가 채널에 미치는 영향보다 Vds가 변하면서 발생하는 Ids가 더 클것 같습니다.
pass transistor 를 언급하셨는데, NAND의 경우에는 pass transistor 에는 Vt보다 훨씬 큰 Vpass 를 가하기 때문에 pass transistor 는 거의 metal line 처럼 간주될 수 있습니다.
@@DevicePhysics 빠른 회신 감사드립니다. 제가 궁금했던 것은 통상, DRAM cell의 p-well에 negative(~-0,7V) Vbb를 인가하는 이유가 (물론, DRAM cell에 Vbb를 인하하는 일반적인 이유는 Ioff 저감, BL junctiom cap 저감, CMOS latch-up 현상 저감, active isolation 특성 향상 등의 기본적인 목적 때문인 줄은 압니다만), 혹시, DRAM cell tr도 하나의 pass tr이기 때문에 read/write 시 source 전압 변동에 따른 Vbs 변화로 인한 cell tr의 Vth가 변동되는 것을 Vbb에 따라 Vth의 변화가 적은 영역의 Vbb(∵ Vth ∝ SQRT(Vbs))를 인가하는 것이 아닌 가 하는 생각이 들어서 질문 드린 것입니다. 제 생각에 오류가 있을까요?
@@franciscosuh4286 제가 교재들도 찾아보고 논문들도 찾아보았는데, 생각하신 내용을 이야기하는 부분을 찾을 수가 없었습니다. 이 질문에 대해서는 정확히 확답을 못드리겠습니다.
안녕하십니까. 대학에서 반도체 공부하고 있는 학생입니다.
제가 바디효과를 배울 땐 채널의 위치에 따라 V(y)가 다르고 그래서 바디효과에 의해 Vt가 채널의 위치에 따라 linear하게 증가한다고 배웠습니다. (drain으로 갈수록 증가)
하지만 이 강의에서는 그런 내용이 나오질 않는데 어떻게 이해 하는게 맞는지 궁금합니다.
강의 잘 듣고 있습니다. 감사합니다!!
채널의 위치마다 V(y)가 다른것은 맞습니다. 하지만 Vt 가 채널의 위치마다 다른것은 아닙니다. 바디 효과도 채널의 위치와는 상관 없습니다.