[개념 잡기] Short Channel Effects, 단채널 효과 (feat. 반도체 면접/반도체 취업)

채널의 길이가 짧아지며 발생하는 문제에 대한 개념 정리입니다.
DIBL 과 Punch Through 위주로 다루었습니다.

[@grace6121]

너무 깔끔하게 정리되네요 큰 도움 되었습니다 감사합니다~~

[@scotthan5693]

현업 공정 엔지니언데, 소자이해에 많은도움되어, 정말 감사합니다~~

[@handle_so_annoying]

우와 기다렸습니다 감사합니다

[@신성현-s7i]

설명 진짜 잘하시네요 저희과 교수님 설명보다 이해하기 쉽습니다

[@츄루루-u6g]

비전공자인데 대략 이해했어요 감사합니다

[@김준상-q2b]

좋아요 박습니다.

[@신호범-v6v]

와.....이해가 속속

[@참치마요네즈-q6u]

칩쟁이 그는 신인가? 칩쟁이 그는 신인가?칩쟁이 그는 신인가?칩쟁이 그는 신인가?칩쟁이 그는 신인가?칩쟁이 그는 신인가?

[@대머리신-p9m]

와 dibl 지리네요 ㅋㅋ

[@이끼만땅]

18:41 shallow implantation을 LDD구조형성이라 봐도 무방할까요?

[@wenf1456]

보통 어느 책 보시나요?? 혹시 추천해주실만한 책 있으신가요??

[@KoreanChipmaker]

좀 쉬운 책은
chenming hu 책을 번역한
"현대 반도체 소자 공학"
좀 자세히 설명된 책은
s o kasap의
principles of electronic materials and devices
괜찮은것 같네요

[@y23748y]

안녕하세요 punch through 현상에서 깊은 채널은 왜 전압이 낮은건가요?? 전압을 결정하는 요인이 궁금합니다

[@KoreanChipmaker]

mosfet 내부도 결국 다 저항으로 이루어진 voltage divider 에요.
전압이 높은 게이트에서 멀고 전압이 낮은 바디 컨택이 가까워질수록 전압이 낮아집니다

[@serendize]

아래 칩쟁이님이 답글 달아주셨지만 조금 보완설명해보고자 해요. 본 영상에서도 Cap이 그려져있는데, 결국 Voltage Coupling으로 보면되지 않을까 싶어요. Cap1 Cap2가 있을 때, 그 비율이 큰 쪽의 전압 변동이 그대로 전달되는거죠. Delta V = C1/(C1+C2) * Vswing이라고 해보면 C1>>C2의 상황에서는 Delta V가 거의 Vswing과 같겠지만 C1과 C2가 유사할때는 Delta V가 Vswing의 절반수준밖에 되지 않는거죠. (Vswing이 Gate voltage를 예로 든 것이고 Delta V가 effective Gate voltage라고 보면될듯해요)

[@ihh7724]

Dibl일어나면 id vg 특성이 shift되고 추가로 ss 특성도 나빠지지 않나요?

[@달리기킴]

DIBL이 일어나면 Vt가 감소하고 off current leakage current가 증가하여 결과적으로 나빠지긴 해요 Id(on)은 커지면 커지지 작아지지는 않죠