FPGA & Vivado - Testbench y simulación

En este tutorial creamos el archivo testbench y realizamos Functional Simulation y Timing Simulation.
In this tutorial, we create a testbench file and perform Functional and Timing Simulation.
Autor: Marcelo Delgado Del Carpio
E-mail: [e-mail]

[@erikatoledo5033]

Que buen video!!! :D. Saludo desde Perú también :D :D

[@melanievaldivia1547]

Jajajajaja

[@erikatoledo5033]

@@melanievaldivia1547 se tiene que apoyar jajaja

[@bylogic-xlabs5536]

Una pregunta. Y en qué consiste el "Behavioral Simulation"? Un saludo desde Perú. Gracias de antemano

[@lutionelectronics9806]

Es una simulación más ideal ya que no considera retardos de propagación, la ventaja es que se puede observar el comportamiento de las señales internas. El diseño del tutorial no es muy extenso por lo que no es necesario observar dichas señales. Espero haberte ayudado :) Saludos también de Perú.

[@MinePlays2910]

¿Cómo yo puedo hacer caso yo quiera simular.un pulso estable de clock en una de las entradas?
¡Muchas gracias por la clase!
Saludos desde Brasil.

[@lutionelectronics9806]

Hola Ian, tu pregunta es muy interesante ya que en muchas ocasiones se necesita simular un clock, lo trataré en un próximo video.
Si me pasas tu correo te puedo enviar un archivo de simulación para señales clock.
Te invito a suscribirte :D Saludos.

[@MinePlays2910]

@@lutionelectronics9806 ¡Muchas gracias! Mi correo es [e-mail] .
Estuve a pensar cuanto al clock, y solo conseguí pensar en hacer los estímulos en función del período del clock, pero creo que debe haber una función más simples de clock, o hacer un proceso separado solamente para el clock.
Muchas gracias novamente y voy a me subscreber.

[@lutionelectronics9806]

@@MinePlays2910 Estimado Ian, te envié un correo con los códigos Testbench, espero que te sirvan :D

[@MinePlays2910]

@@lutionelectronics9806 ¡Hola Marcelo! Lo he recibido. Por supuesto van a servirme muy bien.
¡Gracias!

[@lmarwarl]

@@MinePlays2910 De nada un pacer :)

[@danielricci3824]

Un pregunta, ¿se puede hacer un schematic como en el ISE 14.7 y pasarlo al Behavioral Simulation ?? saludos de Argentina...

[@lutionelectronics9806]

No hice la prueba, pero sí debería poderse, al final el schematic se podría traducir a VHDL o Verilog. Saludos :D