Prozessorarchitektur RISC-V gegen ARM - HIZ480
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- Опубликовано: 1 мар 2024
- Die Prozessorarchitektur die heute weltweit am meisten eingesetzt wird ist die ARM-Architektur. Diese RISC-Architektur wird seit langen Jahren von den ARM-Entwicklern konsequent weiterentwickelt. Bei RISC-V handelt es sich um eine Befehlssatzarchitektur, die sich ebenfalls auf das Designprinzip des Reduced Instruction Set Computers setzt. Das Design ist Open-Source und kann lizenzfrei verwendet werde. Guido Körber erklärt die Unterschiede und den Erfolg der ARM-Chips.
Наука
Es gibt schon etliche RISC-V-Boards, inzwischen sogar Boards mit zumindest rudimentärer Linux-Unterstützung. Sogar das US$ 5 Board Milk-V Duo erlaubt dies. Ich erwarte deshalb, dass schon bald die ersten RISC-V Notebooks und Mini-Desktops erhältlich sind. Vom Befehlssatz ist RISC-V RISC-typisch sehr orthogonal und damit auch nicht schwer zu programmieren. Für kleinere Chip-Hersteller dürfte die Lizenzfreiheit eine großartige Option sein. Dass ARM 40 Jahre Vorsprung hat, wage ich zu bezweifeln. Die Schöpfer der RISV-V-Befehlssätze haben schließlich ihr Design mit dem Wissen um aktuelle Prozessorarchitekturen entwickelt. Und die Hersteller entsprechender Boards haben bereits Erfahrungen mit anderen Architekturen gesammelt.
Schön wäre eine weitere Episode, in der es um RISC-V in der Praxis geht, vielleicht mit einem Kenner dieser Architektur. Die aktuelle Episode handelte mehr über Kritik an RISC-V als über dessen Grundkonzepte, Vorteile und Einsatzgebiete.
Meiner Meinung nach ist das x0 Register eine sehr sinnvolle Entscheidung für RISC-V gewesen.
Zunächst ist der Nachteil von 32 auf 31 general purpose registern zu gehen sehr minimal. Meines Wissens war schon der Schritt von 16 auf 32 Register nicht so vorteilhaft, wie man eventuell erwartet hätte.
Der Vorteil an x0 ist, dass es uns ganz viele NOP Instruktionen gibt. Das kanonische NOP ist ADDI x0, x0, 0, damit wird einiger Platz in der Instruktionscodierung frei.
Die nicht kanonischen NOPs werden verwendet, um sogenannte hint Instruktionen zu codieren. Z.b. gibt es prefetch oder Pausierung-Vorschläge, welche auf jeder CPU ausgeführt werden können, weil es ja ein NOP ist. CPUs, die diese Erweiterungen unterstützen, können dann auf diese Vorschläge eingehen.
Bezüglich Hardware gibt es schon einiges. Der ESP32-C6 ist doch schon länger draußen, sonst gibt es noch den C910 Chip, der irgendwo zwischen Cortex A53 und Cortex A72 liegt, und open source veröffentlicht wurde (SBC: Lichee Pi 4a). Der C908 (kendryte k230) und SiFive U74 (vision five 2) gibt es auch schon etwas länger.
Auf der Open-Source-Seite, ohne breiten tape out, gibt es auch einige interessante Projekte, z.b. CVA6, rocketchip, SonicBOOM, oder eines der interessantesten OpenXiangShan, welches momentan auf Cortex-A78 Performance sein sollte, sie wollen aber auf neoverse v2 Level kommen.
Dieses Jahr soll auch noch der SG2380 von SiFive veröffentlicht werden, mit 16x P670 (Cortex-A78 level) und 8x X280 (accelerator mit breiter vector engine) herauskommen.
Ist sinn der Sache bei RISC dass die Befehle in manchen Fällen unlogisch sind, das steht im Namen ;)