😀 강의 너무 좋습니다. 강의의 목적, 그 의미, 활용예시들이 너무 감탄/감복하다고 할 수 있겠어요.... 제게는 어떤 강의보다 가장 베스트입니다. 강의는 짧지만 하나하나 놓치지 않으려고 열심히 노트필기 하면서 듣습니다. 최고입니다. 연구의 기초 자료로 너무 좋습니다. 멋진 강의 점점 기대됩니다.
교수님 좋은 강의 항상 감사합니다. high-k를 절연막으로 사용할 때 metal게이트를 사용하는 이유가 poly silicon depletion effect때문이라고 알고 있는데, 이때 Cox외 기생커패시턴스가 생기는 원리가 무엇인가요? 또 절연막에 위치한 커패시턴스는 mos구조에 의해 생기는게 맞나요?
1. depletion region이 생겼을 때 cap 이 발생하는 이유는 이 강의에서 설명했습니다. 동일한 원리로 poly silicon gate 에 depletion region 이 생기면 cap 이 발생합니다. 2. 두번째 질문은 질문 자체가 무슨 뜻인지 모르겠습니다. 절연막에 위치(?)한 커패시턴스는 무슨 뜻이며, mos구조에 의해 생긴다는게 무슨 뜻인지도 모르겠습니다.
교수님 좋은 강의 제공해주셔서 감사드립니다. 궁금한 점이 생겨 문의드립니다. built in potential은 Na, Nd에 비례한다고 유도되었는데, Na가 증가하면 built in potential이 증가할 것이고 그렇게 되면, p n junction 에너지 밴드의 차이가 커진다는 것이고, 그럼 depletion region(width)이 증가한다고 이해했습니다. 다만, Na*Xp = Nd *Xn 에서는 왜 이 관계가 성립하지 않는 것인가요? 여기서는 도핑 농도가 높아지면 depletion width가 감소하는 것 아닌가요?
교수님 간절히 질문 한가지 부탁드립니다 ! 좋은강의 감사합니다. 현재 태양전지 device의 Na Nd 도핑 농도를 몰라서 구해야하는데요.. 교수님의 설명을 따라가면 8분~11분 소자에 리버스 바이어스를 인가하여 점을찍고 그 점을 이어서 기울기를 구할 수 있다고 하셨습니다. 또한 Vbi도 구할수있구요 하지만 na와 nd는 묶여있어서 각각의 값을 구할수 없을것같은데 맞나요?? (커패시터dep를 측정하는 장비는 저에게 없습니다.)
안녕하십니까 교수님 현재 기초 반도체 공학 8장 부분까지 교수님 강의 수강을 완료하여 연습 문제를 푸는 중입니다. 강의에 사용하고 계신 교재 Neamen의 반도체 물성과 소자 4판의 7장 문제 7.19에 대해 풀이 중 궁금증이 생겨서 질문을 남깁니다. - 문제 7.19 reverse bias가 5v로 인가 되어 있는 n+p one-side juction을 상정 a) p- type도핑 농도가 3배로 증가 시, 내부 전위 장벽의 변화는? 해당 문제 풀이 시, 공식에 대입하여보면 약 0.02845v 만큼 vbi가 증가하게 됩니다. 이때 궁금증은 직관적으로 생각하였을때, 에너지 밴드 다이어그램에서 도너 농도는 변함없이 억셉터 농도만이 3배 가량 증가한 상황에 대해 그려보면, p형 영역에서 쿼시 페르미 레벨인 Efp가 밸런스 밴드에 접근하게 되고 n형 영역에는 변함이 없을 것이므로 결과적으로 두 쿼시 페르미 레벨의 간격은 좁아지는 그림이 떠오릅니다. 이렇게 되면 결국 Vbi는 감소하는 모습이 나올 것으로 생각하였으나, 수식을 대입한 결과 내부 전위 장벽이 증가하였다는 것이 이해가 잘 되지 않습니다. 만약 그렇다면, 도핑 농도의 증가는 reverse bias의 세기를 증가시키는 것과 동일한 효과를 가지는 것으로 받아들여야 하는가라고 생각하였으나 공핍 영역의 너비에 대한 수식을 살펴보았을때, 도핑 농도 증가 시 공핍 영역의 너비는 감소하는데 이는 역방향 바이어스의 세기가 줄어든 것과 같은 효과라 모순이 되어 이해하는데 어려움을 겪고 있습니다. 답변해주시면 감사하겠습니다. 항상 공부하는데 큰 도움 받고 있습니다.
depletion capacitance를 구할 때 x_n을 이용한 것으로 보아 n-side에서 구한 것으로 보입니다. n-side에서 구한 이유가 따로 있는지 궁금합니다! p-side에서 x_p를 이용해서 구해도 같은 수식이 나오는 것 같은데 단지 큰 이유 없이 n-side에서 구한 것인지 궁금합니다!
교수님 질문있습니다. reverse bias일때만 Cdep가 정의되는 이유가 forward bias일때 동일하게 depletion region에서 전계가 형성 되지만 일반적인capacitor는 내부 유전체로 인해 전류가 흐르지 않아 forward bias는 전류가 흐르는 상태이므로 Cdep가 정의되지 않는건가요?
Cdep 은 forward bias 에도 정의될 수 있습니다. Cdep 은 pn접합을 capacitor 로 모사하는것이라서 이상적인 capacitor 와 완벽하게 매칭되지는 않습니다. [기초반도체공학|2.6] 에서 배우는 Cdiff 까지 이해하고 나서 다시 질문하면 좋을것 같습니다.
ac signal 에 대한 capacitance 를 정의한 것입니다. 그 이유는 빠르게 전압이 스위칭하는 pulse 가 인가되는 상황에서 소자가 동작하는 경우가 많기 때문에 ac signal 에 대한 capacitance 성분이 중요하기 때문입니다. [기초반도체공학|4.5] 강의 앞부분에 설명이 있습니다.
![[Basic Semiconductor Device|1.6] pn junction : #breakdown #zener effect #avalanche effect](http://i.ytimg.com/vi/KD4ldAqszg8/mqdefault.jpg)
![[Basic Semiconductor Device|1.6] pn junction : #breakdown #zener effect #avalanche effect](/img/tr.png)
![[Basic Semiconductor Device|1.4] pn junction : #forward bias #reverse bias](http://i.ytimg.com/vi/Z6U8maV8THE/mqdefault.jpg)
![[Basic Semiconductor Device|1.1] pn junction : #qualitative analysis without equations](http://i.ytimg.com/vi/V5oWlh-dGU0/mqdefault.jpg)
![Blox Fruits Dragon Rework Update [Full Stream]](http://i.ytimg.com/vi/EqDAp8udhm0/mqdefault.jpg)
![[Basic Semiconductor Device|2.1] pn diode : #qualitative analysis #assumptions](/img/1.gif)
carrier 본인이 설명해도 이것보다는 자세하고 쉽게 설명 못할 듯.. 진짜 대단하시다
나 carrier인데 이거 맞다....
😀 강의 너무 좋습니다. 강의의 목적, 그 의미, 활용예시들이 너무 감탄/감복하다고 할 수 있겠어요.... 제게는 어떤 강의보다 가장 베스트입니다. 강의는 짧지만 하나하나 놓치지 않으려고 열심히 노트필기 하면서 듣습니다. 최고입니다. 연구의 기초 자료로 너무 좋습니다. 멋진 강의 점점 기대됩니다.
교수님 진짜 삭막한 공대 공부 속 한줄기의 빛... 이렇게 좋은 강의를 무료로 공유해주심에 너무 감사드립니다. 유료 인강 결제했지만, 훨씬 더 유익하고 좋은 것 같아요. 이제서야 알게된게 너무 안타까울 정도로 ㅜㅜ 저만 알고 싶은 강의입니다
정말 귀에 쏙쏙 들어옵니다. 귀한 강의, 공유해주셔서 감사합니다:)
너무 쉽게 설명해주셔서 좋네요 감사합니다.
교수님 좋은 강의 항상 감사합니다.
high-k를 절연막으로 사용할 때 metal게이트를 사용하는 이유가 poly silicon depletion effect때문이라고 알고 있는데, 이때 Cox외 기생커패시턴스가 생기는 원리가 무엇인가요?
또 절연막에 위치한 커패시턴스는 mos구조에 의해 생기는게 맞나요?
1. depletion region이 생겼을 때 cap 이 발생하는 이유는 이 강의에서 설명했습니다. 동일한 원리로 poly silicon gate 에 depletion region 이 생기면 cap 이 발생합니다.
2. 두번째 질문은 질문 자체가 무슨 뜻인지 모르겠습니다. 절연막에 위치(?)한 커패시턴스는 무슨 뜻이며, mos구조에 의해 생긴다는게 무슨 뜻인지도 모르겠습니다.
poly-si는 순수실리콘이라 공핍영역이 생기지 않는 곳으로 알고있었는데 아닌가요?
1. 전극을 만드려는 용도 이기 때문에 도핑된 poly-Si을 사용해야 합니다.
2. 반도체 소자에서 intrinsic Si을 사용하는 경우는 거의 없습니다.
답변 감사합니다😊
교수님 좋은 강의 감사합니다. 질문이 하나 있습니다.
10:20에서 x절편이 -Vbi라고 하셨는데, 그래프나 밑의 x-intersection에는 그냥 Vbi라고 나와있는데 -Vbi가 맞지 않나요? 그래프의 위치 상으로도 -Vbi라서 여쭤봅니다.
x절편은 -Vbi 이고, x절편으로부터 Vbi 를 추출할 수 있다는 뜻입니다.
@@DevicePhysics 감사합니다!
교수님 좋은 강의 제공해주셔서 감사드립니다.
궁금한 점이 생겨 문의드립니다.
built in potential은 Na, Nd에 비례한다고 유도되었는데, Na가 증가하면 built in potential이 증가할 것이고 그렇게 되면, p n junction 에너지 밴드의 차이가 커진다는 것이고, 그럼 depletion region(width)이 증가한다고 이해했습니다.
다만, Na*Xp = Nd *Xn 에서는 왜 이 관계가 성립하지 않는 것인가요? 여기서는 도핑 농도가 높아지면 depletion width가 감소하는 것 아닌가요?
도핑농도가 증가하면 depletion width는 감소합니다. 이전 강의들을 다시 확인 바랍니다.
강의감사트립니다.
교수님 간절히 질문 한가지 부탁드립니다 ! 좋은강의 감사합니다. 현재 태양전지 device의 Na Nd 도핑 농도를 몰라서 구해야하는데요.. 교수님의 설명을 따라가면 8분~11분
소자에 리버스 바이어스를 인가하여 점을찍고 그 점을 이어서 기울기를 구할 수 있다고 하셨습니다. 또한 Vbi도 구할수있구요 하지만 na와 nd는 묶여있어서 각각의 값을 구할수 없을것같은데 맞나요?? (커패시터dep를 측정하는 장비는 저에게 없습니다.)
1. cap을 측정할 수 있는 LCR meter라는 장비가 있어야 합니다.
2. 식이 2개 나오니까 연립하면 Na,Nd 가 각각 구해집니다. 강의를 다시 이해해 보세요.
안녕하십니까 교수님
현재 기초 반도체 공학 8장 부분까지 교수님 강의 수강을 완료하여 연습 문제를 푸는 중입니다.
강의에 사용하고 계신 교재 Neamen의 반도체 물성과 소자 4판의 7장 문제 7.19에 대해 풀이 중 궁금증이 생겨서 질문을 남깁니다.
- 문제 7.19
reverse bias가 5v로 인가 되어 있는 n+p one-side juction을 상정
a) p- type도핑 농도가 3배로 증가 시, 내부 전위 장벽의 변화는?
해당 문제 풀이 시, 공식에 대입하여보면 약 0.02845v 만큼 vbi가 증가하게 됩니다.
이때 궁금증은 직관적으로 생각하였을때, 에너지 밴드 다이어그램에서 도너 농도는 변함없이 억셉터 농도만이 3배 가량 증가한 상황에 대해 그려보면,
p형 영역에서 쿼시 페르미 레벨인 Efp가 밸런스 밴드에 접근하게 되고 n형 영역에는 변함이 없을 것이므로 결과적으로 두 쿼시 페르미 레벨의 간격은 좁아지는 그림이 떠오릅니다.
이렇게 되면 결국 Vbi는 감소하는 모습이 나올 것으로 생각하였으나, 수식을 대입한 결과 내부 전위 장벽이 증가하였다는 것이 이해가 잘 되지 않습니다.
만약 그렇다면, 도핑 농도의 증가는 reverse bias의 세기를 증가시키는 것과 동일한 효과를 가지는 것으로 받아들여야 하는가라고 생각하였으나
공핍 영역의 너비에 대한 수식을 살펴보았을때, 도핑 농도 증가 시 공핍 영역의 너비는 감소하는데 이는 역방향 바이어스의 세기가 줄어든 것과 같은 효과라 모순이 되어 이해하는데 어려움을 겪고 있습니다.
답변해주시면 감사하겠습니다. 항상 공부하는데 큰 도움 받고 있습니다.
에너지밴드 다이어그램을 잘못 그린것 같습니다. 다시 그려보길 바랍니다.
교수님, 태양전지에 관한 질문도 혹시 답변해 주시나요?
태양전지는 제 분야가 아니라서 잘 모릅니다.
중성영역에서 전계가 0인것은 이해가는데potential이 0이라는 것이 이해가 잘 안 됩니다. 혹시 추가적인 설명부탁드려도 될까요?
전기장을 적분해서 - 붙이면 포텐셜입니다.
즉 E=-dV/dx 입니다. [기초반도체공학|0.1]기초전자기학 부분을 참고 바랍니다.
@@DevicePhysics 정말 감사합니다ㅜㅜ이해됐습니다.
depletion capacitance를 구할 때 x_n을 이용한 것으로 보아 n-side에서 구한 것으로 보입니다. n-side에서 구한 이유가 따로 있는지 궁금합니다! p-side에서 x_p를 이용해서 구해도 같은 수식이 나오는 것 같은데 단지 큰 이유 없이 n-side에서 구한 것인지 궁금합니다!
capacitor 는 어차피 양쪽에 동일한 전하량이 모이기 때문에, n-side 에서 구하던 p-side 에서 구하던 결과는 동일합니다.
@@DevicePhysics 답변 감사합니다!!
리얼 이거 듣고 B+까지 올라왓다 남은 2,3차고사 잘보자. 강추요
교수님 질문있습니다.
reverse bias일때만 Cdep가 정의되는 이유가 forward bias일때 동일하게 depletion region에서 전계가 형성 되지만 일반적인capacitor는 내부 유전체로 인해 전류가 흐르지 않아 forward bias는 전류가 흐르는 상태이므로 Cdep가 정의되지 않는건가요?
Cdep 은 forward bias 에도 정의될 수 있습니다. Cdep 은 pn접합을 capacitor 로 모사하는것이라서 이상적인 capacitor 와 완벽하게 매칭되지는 않습니다. [기초반도체공학|2.6] 에서 배우는 Cdiff 까지 이해하고 나서 다시 질문하면 좋을것 같습니다.
@@DevicePhysics 감사합니다!
감사합니다!
안녕하세요! 교수님!
질문이있습니다!
Depletion capacitance는 수식적으로는 이해가 가는데 물리적으로 왜 width가 넓어지면 depletion capacitance가 증가하는것인지 이해가 가질 않습니다!
Capacitance는 정전용량을 의미하는것인데 width가 증가하면 fixed charge가 증가함에따라 capacitance가 증가하는게 아닌가요?
capacitance 의 개념을 잘못 이해하고 있는것 같습니다. 단순히 저장된 전하량이 capacitance 가 아닙니다.
인가된 전압에 얼마만큼의 전하량이 대응되는지를 나타내는 지표가 capacitance 입니다.
@@DevicePhysics 그러면 리버스바이어스가 커짐에따라서 charge변화가 점점 줄어들기때문에 width가 넓어져도 capacitance가 줄어드는것인가요? 이 width가 넓어지면 charge변화가 줄어드는것은 자연적인 현상인건가요?
@@Totoro0-01 capacitor 자체에 대한 이해가 부족해 보입니다. capacitor 가 무엇인지부터 다시 공부해보는게 좋을 것 같습니다.
1.4강에서 forward나 reverse vias 전압을 걸어주면 열평형 상태가 아니게 된다고 하셨는데 이번강의 1.5강에서 Depletion capacitance 설명하실 때 reverse bias에서도 열평형이라고 하셨는데 어떤 게 맞는 건가요??
어느 부분에서 열평형 상태라고 이야기 했나요?
Cdep은 단위면적당 커패시턴스고
Qdep은 그냥 전하량이 아닌 단위 면적당 커패시턴스인가요?
Qdep는 단위면적당 전하량입니다.
단위 면적당 전하량을 잘못말했습니다. 답변감사드립니다!
늘 좋은 강의 감사합니다 교수님. 단측 접합(one sided junction)에 대해 공부중인데, 교재의 수식이 reverse bias인 경우에만 국한되어있던데, 그 이유가 무엇인가요??
교재에 나온 설명처럼 그냥 reverse bias일 때를 예를 든 것 뿐입니다. forward bias 에서도 동일하게 근사를 적용해서 생각해보면 됩니다.
@@DevicePhysics 괜히 복잡하게 생각했네요. 감사합니다!
안녕하세요 교수님! 질문이 있습니다
reverse bias 상태에서만 depletion capcitance가 나타난다고 하셨는데
thermal equilibrium 상태에서도 ef가 존재하고 전류가 흐르지않는 상태인데 그 때까지 capcitance가 존재하는것인가요?
1) forward bias 에서도 depletion capacitance 는 존재합니다. [기초반도체공학|2.6] 강의를 참고 바랍니다.
2) ef 라는게 무슨 말인가요?
@@DevicePhysics 아 죄송합니다 electic field 를 의미합니다!
Cdep 에서 3번식 약간 이상한거같아요 루트안에 루트가있어서
아 그러네요. 루트를 없애야 맞습니다. 오류를 찾아주어서 감사합니다.
교수님 혹시 Cdep=Qdep/Vr이 아닌 Cdep=dQdep/dVr인 이유가 궁금합니다
ac signal 에 대한 capacitance 를 정의한 것입니다. 그 이유는 빠르게 전압이 스위칭하는 pulse 가 인가되는 상황에서 소자가 동작하는 경우가 많기 때문에 ac signal 에 대한 capacitance 성분이 중요하기 때문입니다. [기초반도체공학|4.5] 강의 앞부분에 설명이 있습니다.
@@DevicePhysics 답변감사합니다!