VHDL ile FPGA PROGRAMLAMA - Ders11: VHDL State Machine Örneği Debounce Devre Tasarımı Part 1

[@yigitkucukbabuccu5587]

8:38 hiç öyle düşünmedim.

[@caglayandokme]

"Uzun dersi sevmiyorum"
Biz seviyoruz abi :)

[@mehmetburakaykenar]

uzun sürerse partlara kısımlara ayırıyorum yoksa uzun konuları islemeyecek değilim :) belki ilerde 5 10 parttan oluşacak dersler olacak inşallah

[@emircankeserci6777]

hocam merhaba
timer_tick dediğiniz şey tam olarak ne oluyor

[@irhanm9654]

timer_tick sinyalini neden kullandık?

[@mehmetburakaykenar]

P_Timer processinde Timer dediğimiz Signal ilgili limit değere ulaşınca Timer tick sinyali 1 oluyor. böylece sıfırdan bire ya da birden sıfıra geçiş durumlarında beklememiz gereken sürenin tamamlandığını anlıyoruz ve ilgili durum geçişini gerceklestiriyoruz

[@ugur181]

s_zerotoone state 'inde s_one 'a geçiş koşulu olarak 1 ms saniye saymasını verdik ama birde bu 1 ms sonucunda da input sinyalinin 1 olma koşulunu da incelememiz gerekmez miydi?
yani kodu revize etmemiz gerekirse şöyle olabilir mi
if(timer_tick='1') then
if (signal_i='1') then
state

[@mehmetburakaykenar]

şimdi githubdan koda baktım, 12. ders içerisinde debounce.vhd kodu, orada sıfıra gelme durumunu kontrol ediyorum timeout olana kadar, yani sinyal 1 olmalı, sıfır gözüktüğü anda zaten zero durumuna geri geçeceği için aslında sinyal 1 mi diye ekstra bakmaya gerek yok, çünkü sinyalin sıfıra düşmemesi demek zaten 1 olması demek

[@ugur181]

@@mehmetburakaykenar Teşekkür ederim hocam.

[@adelochosen]

@@mehmetburakaykenar Aslında burda bir kabul var. 1 ms boyunca 0 a inmemişse ondan sonra da inmez diye. Tabi timer_thick 1ms olduğu anda şans eseri 0 da inerse iki "if" de doğru olacağından sonucu ne olur bilemiyorum:)

[@sefakaraca2749]

Hocam VHDL kodlarını yazarak görüntü işleme uygulaması geliştirmek mümkün mü?

[@mehmetburakaykenar]

mümkün tabi ki de, FPGA çokça kullanılıyor görüntü işleme alanında paralel hesaplama avantajından dolayı