Hola que tal, solo escribo para agradecer por los tutoriales, los he venido siguiendo y y he aprendido demasiado, soy nuevo en estos temas y lo que he aprendido es bastante. Nuevamente gracias.
Hola, Gracias por el mensaje. Bueno tu mismo te respondiste la pregunta. Estoy de acuerdo contigo es una lástima que hayan quitado el modo gráfico. En el video 3.1 explico cómo hacer una simulación en VHDL, es decir, la forma en que se debe simular en las versiones posteriores a las 10. Este video es sólo para circuitos combinacionales (que no usan reloj), en estos días subo un video para la simulación de circuitos secuenciales. Saludos.
Tablillas de desarrollo hay muchas, ya sea de la marca Xilinx o Altera, y algunas están diseñadas para el ámbito académico; mi duda es: ¿Que tablilla de desarrollo están utilizando para implementar de manera física los ejemplos que se manejan en esta serie de videos?
Hola, Nosotros generalmente utilizamos sistemas de desarrollo de Xilinx, en la UIS contamos con "Spartan-3E FPGA Starter Kit Board" y "Spartan-3A DSP 1800A Edition" en los laboratorios. Tenemos otras que utilizamos para proyectos de investigación que tienen FPGA más grandes como una Spartan 6.
Carry o acarreo puede tomar 2 valores solamente...... 1 y 0..... por ejemplo si te pide A+B+carry...... hay dos opciones posibles A+B+0001( que es cuando carry es uno en binario), A+B+0000( que es cuando carry es 0 en binario), esto lo suelen pedir en operaciones separadas, asi que asignarias un numero a cada operacion.
Buen día, Cuando hago la simulación y abro el RTL no me salen conectados los Mux y no se porque, lo hago tal cual como esta el video... Ayuda por favor
@@diegorosas5861 No, en estos casos, para entradas y salidas de unicamente una compuerta and o or, no tiene sentido hablar da mas o menos significativo. Por ejemplo: Si tenes una and de X entradas la salida será la multiplicación logica de las X entradas, y cada entrada tiene unicamente dos niveles posibles (1 o 0) y la salida tambien será 1 o 0 . Solo tendrá sentido hablar de mas o menos significativo si haces un circuito con multiplas compuertas, entonces pensarás por ejemplo, la salida de la primera and será el mas significativo, la salida de la segunda el siguienete mas significativo y la salida de la última and el menos significativo. Segun especificaciones del problema particular. Pero con una sola compuerta la salida multiplicará todas las entradas y será 1 o 0. Ejemplo de and de dos entradas A y B Entradas: A=0, B= 0 --> salida=0 Entradas: A=0, B= 1 --> salida=0 Entradas: A=1, B= 0 --> salida=0 Entradas: A=1, B= 1 --> salida=1
gran vídeo, solo una duda: ¿Al realizar la suma de ambos números binarios, el número binario que da como resultado no necesitaría más bits para su representación? Por ejemplo, suponiendo que tenemos un ALU 2:0... 101+110 = 1011
Saludos Profe gracias por los videos, una pregunta existe la posibilidad de que la inferencia de su rtl sea diferente a la mia, es una duda que poseo soy nuevo y pues queria saber por que me ha salido diferente si la tv es la misma. Gracias por su atencion.
+0x80 jS Hola, claro que si. El RTL es la forma como el software sintetiza el circuitos en la FPGA. Si se cambia algo, como la versión del software o el tipo de FPGA que definimos al principio del proyecto, entonces es muy probable que el diagrama RTL cambie. Saludos.
una pregunta... hago todo esto pero me sale este error "Line 44. + can not have such operands in this context." para la resta tambien, a que se debe este?
Hola la función Test Bench Waveform que mencionas en el minuto 12:15 no aparece en mi programa, tengo que descargarla? si es así podrías explicarme como?
+AnGeLDeMoN1320 Hola, el Test Bench Waveform sólo esta disponible para las versiones antiguas ISE. Si están trabajando con una versión superior a la versión 12, entonces las simulaciones se deben hacer con VHDL. En el video 3.1 explico cómo hacerlo. Saludos.
si muchas gracias!!! ahora cuando lo sintetizo todo esta bien sin errores, pero en el esquemático me salen solo conectadas algunas compuertas lógicas, pero no los multiplexores... me puede ayudar por favor
Hola. Gracias por el comentario. La división no se puede hacer directamente en VHDL, para hacer la división necesitas un módulo especial (se les llama modulo CORE IP). En ISE existe una herramienta que se llama core xilinx generator que te puede servir para implementar el core de división.
que tal muy buenas tardes mira tengo este problema me sale esto y no se por que se Error (10500): VHDL syntax error at ula.vhd(25) near text "+"; expecting "(", or "'", or "."
hola, que buen video, me gustaria que me pudieras explicar como instalar el xilins en linux mint, ademas si se puede con una tarjeta spartan 3E. gracias
Cuando quiero sintetizar me aparece este mensaje "+ can not have such operands in this context", para la operación de sumar y la de restar. Alguien me puede orientar por favor?
Hola! Solo quiero decir que mañana tengo parcial y estoy repasando de muy buena forma con estos videos. Muchisimas gracias!
Hola que tal, solo escribo para agradecer por los tutoriales, los he venido siguiendo y y he aprendido demasiado, soy nuevo en estos temas y lo que he aprendido es bastante. Nuevamente gracias.
arturo martinez Gracias por el comentario.
Profe muchas gracias, excelente explicación espero sigas subiendo material de este tipo
La música de fondo inspira ! buenos los videos gracias por las referencias.! Saludos
El pive: 😐😑😐
La música: 🧚♂🌄🏔🦅😍🤩
Hola,
Gracias por el mensaje. Bueno tu mismo te respondiste la pregunta. Estoy de acuerdo contigo es una lástima que hayan quitado el modo gráfico. En el video 3.1 explico cómo hacer una simulación en VHDL, es decir, la forma en que se debe simular en las versiones posteriores a las 10. Este video es sólo para circuitos combinacionales (que no usan reloj), en estos días subo un video para la simulación de circuitos secuenciales. Saludos.
Consulta, siguiendo todos tus videos, en este punto no me aparecen todas las librerías solo la 1164, como las integro??
Buen video!
Tablillas de desarrollo hay muchas, ya sea de la marca Xilinx o Altera, y algunas están diseñadas para el ámbito académico; mi duda es: ¿Que tablilla de desarrollo están utilizando para implementar de manera física los ejemplos que se manejan en esta serie de videos?
Hola,
Nosotros generalmente utilizamos sistemas de desarrollo de Xilinx, en la UIS contamos con "Spartan-3E FPGA Starter Kit Board" y "Spartan-3A DSP 1800A Edition" en los laboratorios. Tenemos otras que utilizamos para proyectos de investigación que tienen FPGA más grandes como una Spartan 6.
che, muy buenos los vídeos pero la próxima sin música o bájala un poco. gracias
+Atila el Huno Hola, gracias por la sugerencia. Ya la tuve en cuenta. Los nuevos videos están sin música.
a mi me parece genial asi como esta
te vuelvo a amar
buen video, muchas gracias. Como implementarias un carry?
Carry o acarreo puede tomar 2 valores solamente...... 1 y 0..... por ejemplo si te pide A+B+carry...... hay dos opciones posibles A+B+0001( que es cuando carry es uno en binario), A+B+0000( que es cuando carry es 0 en binario), esto lo suelen pedir en operaciones separadas, asi que asignarias un numero a cada operacion.
HOLA BUENAS UNA CONSULTA SI TUVIERA 3 OPERACIONES MI OPERACION EN MSB SERIAN 3 BITS ?? O MANTENDRIA EN 2 BITS
En xilinx podemos programar en una gal 22v10 ??
Gracias, muy bueno
Buen día, Cuando hago la simulación y abro el RTL no me salen conectados los Mux y no se porque, lo hago tal cual como esta el video... Ayuda por favor
Muy buen video, una pregunta: ¿para que sirve lo de and y or? ¿Son multiplicación y suma?
Si, pero suma y multiplicación logica de un solo bit. Y no una suma aritmética.
@@maurosup4321 Entonces ¿solo suma y multiplica el bit menos significativo?
@@diegorosas5861 No, en estos casos, para entradas y salidas de unicamente una compuerta and o or, no tiene sentido hablar da mas o menos significativo.
Por ejemplo:
Si tenes una and de X entradas la salida será la multiplicación logica de las X entradas, y cada entrada tiene unicamente dos niveles posibles (1 o 0) y la salida tambien será 1 o 0 .
Solo tendrá sentido hablar de mas o menos significativo si haces un circuito con multiplas compuertas, entonces pensarás por ejemplo, la salida de la primera and será el mas significativo, la salida de la segunda el siguienete mas significativo y la salida de la última and el menos significativo. Segun especificaciones del problema particular.
Pero con una sola compuerta la salida multiplicará todas las entradas y será 1 o 0.
Ejemplo de and de dos entradas A y B
Entradas: A=0, B= 0 --> salida=0
Entradas: A=0, B= 1 --> salida=0
Entradas: A=1, B= 0 --> salida=0
Entradas: A=1, B= 1 --> salida=1
@@maurosup4321 Muchas gracias:)
me encanta como explicas tus vídeos :D
+Nn Zz Muchas gracias por el comentario. Espero que te sea de mucha ayuda.
Carlos Fajardo claro que son de ayuda . Gracias :D
Excelente video :)
muy bueno el video, si tengo alguna otra consulta, donde le puedo hacer las preguntas.
gran vídeo, solo una duda: ¿Al realizar la suma de ambos números binarios, el número binario que da como resultado no necesitaría más bits para su representación? Por ejemplo, suponiendo que tenemos un ALU 2:0... 101+110 = 1011
Hola Edgar en ese caso se produce overflow y los bits "sobrantes" se pierden. Algunas ALUs esto lo indican con un carry bit a la salida.
Saludos Profe gracias por los videos, una pregunta existe la posibilidad de que la inferencia de su rtl sea diferente a la mia, es una duda que poseo soy nuevo y pues queria saber por que me ha salido diferente si la tv es la misma.
Gracias por su atencion.
+0x80 jS Hola, claro que si. El RTL es la forma como el software sintetiza el circuitos en la FPGA. Si se cambia algo, como la versión del software o el tipo de FPGA que definimos al principio del proyecto, entonces es muy probable que el diagrama RTL cambie. Saludos.
En la versión 14.7 el RTL que se obtiene difiere bastante con el tuyo
una pregunta... hago todo esto pero me sale este error "Line 44. + can not have such operands in this context." para la resta tambien, a que se debe este?
¿puede que haya que importar alguna librería? Aunque no sé, recién estoy entrando en el mundo del VHDL.
Hola la función Test Bench Waveform que mencionas en el minuto 12:15 no aparece en mi programa, tengo que descargarla? si es así podrías explicarme como?
A mi tampoco me sale, alguien q pueda ayudar
+AnGeLDeMoN1320 Hola, el Test Bench Waveform sólo esta disponible para las versiones antiguas ISE. Si están trabajando con una versión superior a la versión 12, entonces las simulaciones se deben hacer con VHDL. En el video 3.1 explico cómo hacerlo. Saludos.
+Carlos Fajardo gracias amigo
buen dia! trato de hace un ALU para un laboratorio de la universidad, pero en una asignacion es
Camilo Andres Zambrano Quizas debes poner el uno asi '1', es decir,
si muchas gracias!!! ahora cuando lo sintetizo todo esta bien sin errores, pero en el esquemático me salen solo conectadas algunas compuertas lógicas, pero no los multiplexores... me puede ayudar por favor
mi correo es czambrano9028@gmail.com si me puede contactar seria magnifico, gracias
excelente
profe y para desarrollar el codigo de la alu sin las librerias std_logic en la parte aritmetica. gracias por la ayuda
hola para implemetarlo en la nexys como seria el ucf?
Buen video, una pregunta como puedo hacer una divicion?, tengo mi entrada y trato de dividirla entre 2 y marca error. Ayudame porfavor.
Hola. Gracias por el comentario. La división no se puede hacer directamente en VHDL, para hacer la división necesitas un módulo especial (se les llama modulo CORE IP). En ISE existe una herramienta que se llama core xilinx generator que te puede servir para implementar el core de división.
como puedo colocar el complemento a 1 ?
que tal muy buenas tardes mira tengo este problema me sale esto y no se por que se
Error (10500): VHDL syntax error at ula.vhd(25) near text "+"; expecting "(", or "'", or "."
falta las librerias
IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
hola, que buen video, me gustaria que me pudieras explicar como instalar el xilins en linux mint, ademas si se puede con una tarjeta spartan 3E. gracias
Hola,
En mi pagina digitalesuis.wikidot.com, en la sección de RECURSOS están las instrucciones para instalar ISE en ubuntu. Espero te sirvan. Saludos.
profe le kiero agradeser por todo lo k me enseño y mire k la verdad el colegio sinai se quedo en una parte muy grande de mi corazón grasias
Buen Vídeo, pero intente descargando el programa pero tengo la versión 2019.2 y me aparece distinta no se como iniciar
y si quiero hacer una la alu de dos numeros de 4 bits solo se cambiarian las entradas y ya o que cambiaria uregnete !!!!!!!!!!!
Hola, pensaría que sólo cambia el tamaño de las entradas, es decir, de 7 bits pasa a 4 bits.
Yo ocupo: Galaxy v. 6.3IR35, de Cypress Semiconductor Corporation
Y como es el contador Síncrono?
Nay Galii El video 8, explica cómo hacer un contador sícrono. ruclips.net/video/vTmBuR-JgvM/видео.html
Carlos Fajardo muchas gracias.
P.D. Sus tutoriales son excelentes, usted realiza un buen trabajo, gracias por compartir con nosotros su conocimiento.
Cuando quiero sintetizar me aparece este mensaje "+ can not have such operands in this context", para la operación de sumar y la de restar. Alguien me puede orientar por favor?
Problema resuelto: Agregué la librería que usa en este video, yo tenía una diferente. :D
@@franciscojavierchavezcarba3669 hola, qué problema tienes con la suma y resta?
@@edgarcalochcampos1930 Me faltaba agregar una librería, por eso no funcionaba. Pero ya quedó. Gracias
Ya no existe Test Bech
Y el link???!!!!
gracias por el video, pero la música es insoportable
Pero que wea la música
JAJA olvidalo ya supe por que fue, un error de librerias.
Buen día muy buena explicación. una pregunta, como se implementaría con un selector de 1 bit?