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새미기픈 믈
Добавлен 27 сен 2011
#DRAM, #DDR, 디램, #HBM
Open bit line DRAM DATA TOPO
In the open bit-line DRAM architecture, there exists data topology issue. Originally, the structure alternates between true and complementary bit lines. For instance, within the memory array, the true bit lines and complementary bit lines alternate sequentially.
Consider the following scenario: When a '0' is written on the GIO line, if the bit line data reads '0', this indicates that the bit line is a true bit line. Conversely, if the bit line data reads '1', it signifies that the bit line is a complementary bit line.
Micron Technology addresses this issue using a GIO and LIO contact mechanism. This solution effectively separates the memory array into two distinct mats: a true MAT and a com...
Consider the following scenario: When a '0' is written on the GIO line, if the bit line data reads '0', this indicates that the bit line is a true bit line. Conversely, if the bit line data reads '1', it signifies that the bit line is a complementary bit line.
Micron Technology addresses this issue using a GIO and LIO contact mechanism. This solution effectively separates the memory array into two distinct mats: a true MAT and a com...
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DRAM TID - 항공 운송 불량 : 한글 번역은 Chat GPT로 하시면 편해요
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Investigation Into the Degradation of DDR4 DRAM Owing to Total Ionizing Dose Effects Total ionizing dose (TID) effects of gamma rays were investigated on DDR4 DRAM and analyzed using TCAD simulations. In this study, we considered the operating states, dose rates, temperatures, and annealing to analyze the impact of TID under different conditions. The worst degradation was observed in the operat...
HBM3 datasheet
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The HBM3 DRAM is optimized for high-bandwidth operation to a stack of multiple DRAM devices across a number of independent interfaces called channels. It is anticipated that each DRAM stack will support up to 16 channels. Figure 1 shows an example stack containing 4 DRAM dies, each die supporting 4 channels. Each die contributes additional capacity and additional channels to the stack (up to a ...
DRAM Local Sense Amplifier - LSA
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This is a first paper related with a LSA. It was pulbished in 2004. At first, LGIO mux was used. but it has a problem. For normal consecutive data read, because of the heavy loading of LIO and GIO with mux can cause the BLSA flip. So the next read data became wrong. To solve this problem, Local sense amplifier adopted.
DRAM Latency control scheme
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As DRAM generations have evolved, clock speeds have also doubled. For DDR1, the positions of the P-clock and DLL-clock may not be reversed. However, starting from DDR2, due to the faster clock speeds compared to DDR1, the tCK becomes smaller than Td-out. As a result, the DLL-clock is ahead of the P-clock. In DDR3, the DLL-clock can be more than two clock cycles ahead, with its position varying ...
SDR to DDR SDRAM -- DLL timing
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Let's call the internal clock as PCLK and the timing delay as tRX. According to the SDRAM datasheet, the timing from external clock to the DQ is called tSAC. If the internal delay time of the output buffer and output driver is tDOUT, then tSAC equals tRX plus tDOUT DDR introduced DLL to adjust the DOUT to external clock. The DLL generally made by adjusting the phase of the internal clock named ...
DRAM block diagram - ddr5
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The data write path for DDR5 memory is more complex than previous generations due to increased data rates, improved power efficiency, and advanced error correction capabilities. new features like Decision feedback equilization scheme adopted because of the high speed operation. The data read path in DDR5 memory involves several components that work together to ensure data is retrieved efficient...
DRAM read path - wave pipeline , #DRAM, #DDR, 디램
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조만간 실제 사용되는 회로를 가지고 자세한 설명을 하겠습니다. Many important advancements and refinements to the DRAM read path were documented in academic papers and patents during the 1990s. The wave pipeline scheme also introduced in this period. The core principles of the DRAM read path remain largely the same and still used widely. Many of the original patents from the 1990s are foundational and have influenced subs...
HBM3E CSL pulse, #DRAM, #DDR, 디램, #HBM3E, #CSL
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Since the core speed of the DRAM does not change significantly from generation to generation, the CSL pulse width is almost the same. In case of HBM3E, the array divided into many small blocks, it makes possible to shorten the CSL pulse width. According to the datasheet of HBM3E, the maximum pulse width of CSL is around 1ns. 0.6ns needed to precharge the IO lines to prepare for the next CSL ope...
DDR4 Bank Group, #DRAM, #DDR, 디램, #HBM3E, #Bank Group
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The bank groups feature used in DDR4 SDRAMs was borrowed from the GDDR5 graphics memories. In order to understand the need for bank groups, the concept of DDR SDRAM prefetch must be understood. Prefetch is the term describing how many words of data are fetched every time a column command is performed with DDR memories. Because the core of the DRAM is much slower than the interface, the differen...
DDRx prefetch, #DRAM, #DDR, 디램, #prefetch
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With every new generation of DDR, the memory density and speed is increasing significantly. SDRAM (Synchronous Dynamic Random Access Memory) SDRAM is dynamic random access memory that is synchronized with the clock speed of CPU. SDRAM also stands for SDR SDRAM (Single Data Rate SDRAM). Single Data Rate means that SDR SDRAM can only read/write one beat of data in a clock cycle. It is required to...
HBM Cross section, #DRAM, #DDR, 디램, #HBM
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HBM Cross section [브금대통령] (피아노/사랑/Emotional) With you [무료음악/브금/Royalty Free Music] ruclips.net/video/p250Es-cJhI/видео.html
HBM3E CUBE structure
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The HBM3E cube contains one base logic die, which handles the overall management and interfacing of the memory stack. The cube includes several core dies (memory dies), which contain the actual memory cells and supports 256 DQ. So, 4 slices are minimum requirement for the HBM3E cube to provide 1024 DQ. The total number of channels in the HBM3E cube is 16. Each core die has 4 channels, and each ...
8G DDR4 architecture, #DRAM, #DDR, 디램
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This is a micrograph of 8Giga bit DDR4 SDRAM. It has 4 bank groups and each bank group contains 4 banks. So, the total number of bank is 16. Each bank has a density of 512 mega bits. Each bank is divided into 2 half-banks and 1 row decoder. Each half-bank contains 8 column plains. the page size is 1 kilo byte, or 8 kilo bits. Each column plain has 128 Column Select Lines, that is CSLs. because ...
DRAM array structure and read write operation
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DRAM array structurs are like following. 1. Components and Their Functions: MAT (Memory Array Tile): The fundamental unit of storage in the DRAM array. It consists of multiple memory cells organized in rows and columns. SWD (Sub Word Line Driver): Responsible for driving the word lines within a specific section or segment of the memory array. SWC (Sub Word Line Control): Manages the control sig...
The Operation of DRAM Bit Line Sense Amplifier
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DRAM offset cancel bit line sense amplifier
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number of charge in a dram Cell capacitor
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Charge sharing between two capacitors
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Folded bit line vs. Open bit line DRAM cell structure
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이거 직접 해석하시는건가요아니면 ai가지고 해석하시나요
최고 강의입니다. 감사합니다.
좋은 내용 감사합니다.
예전에 직접 잘 설명해 주셨던 영상자료는 삭제된건가요? 공부하기 좋은 자료였는데 궁금하네요.
부끄럽습니다. 다시 오픈할게요.
데이터시트외에 Dram관련해 참조할만한 자료는 시중에 나와 있는 수십년간 초판과 거의 동일한 dram책 몇권이 전부같던데.. 영상으로 직접 설명해 주신 파트들이 제품 이해하는데 도움이 많이 되었습니다. 웹상에 떠도는 불명확한 자료보다 직접 설계하고 고민했던 dram 개발에 대한 방향을 이해하는데 가장 좋은 자료 같습니다. 반도체 전공하는 후배들을 위해서라도 이런 영상이나 자료들이 많았으면 합니다. 감사합니다.
It's so cool to see how complex our external storage became. Yep, I consider DDR as storage nowadays, it's so slow compared to the CPU caches.
항상감사합니다
시청해 주셔서 감사드립니다.
안녕하세요 자세함 자료덕분에 공부가 많이되고잇습니다 혹시 해당 자료가 Jedec등 공개된 자료로 찾아볼수잇을까요?? sens amp동작+pad로 나가기까지의 흐름을 전체적으로 공부하고싶어서요
하나씩 올릴게요. Jedec은 스펙 정하는거 위주여서 논문을 보시든지 아니면 직접 회로를 보셔야 합니다.
인성은 쓰레기였지만 쇼클리의 논문과 글은 너무 깔끔하고 명쾌함
이건 무슨 영상인가요
Sind Sie deutscher?
@@새미기픈믈-u1p Können Sie Deutsch sprechen? Zwar bin ich nicht deutsch, ich wohne in der näh. Ich wohne Salzburg. Ich konnte nicht das Video begreifen. So wurde ich Kuriosität auf ihm gefühlt.😄😄
I can upload video using english.. Ich lernst deutsch
Why are the previous videos of DRAM design unavailable
I am sorry about it. I will upload new video with updated contents.. Thank you for your interest in my humble material.
Can you post English commentary or subtitles?
선생님 안녕하세요. 공정쪽에서 근무하고았어서 회로관련 지식이 별로없습니다.. 혹시 Vpp Vdd 이런 개념이 뭔자 모르겠는데 알려주실수있으실까요?
안녕하세요. 이거 사진들 가능하다면 좀 공유받고싶습니다. 혹시 가능하실까요? 자료가 진짜 디테일하게 정확하네요...! (세미나 자료로 사용 예정입니다. 삼성)
음성이 너무 작아요 ㅠ 감사합니다
19분 정도에서 말씀주신 ddr3>ddr4 변환 과정에서 8bit prefetch 개념이 좀 어렵네요.. clk speed와 prefetch간 관계가 궁금해요
clk speed가 빨라지는 반면에 디램 내부 동작 스피드는 변함이 없기 때문에 이를 극복하고자 prefetch를 늘리는 것입니다. ddr4로 갈때는 기존 ddr3 시장이 워낙 견고했기도 했고, 시스템 차원에서 16bit prefetch를 도입하게 되면 기존 ddr3와 호환성도 어려웠기 때문에 그대로 8bit prefetch를 유지하면서 Bank group을 도입하게 된 것입니다. 각각의 BGIO는 서로 독립되어 있습니다. DOUT을 내보내기 위한 막판 DIO에서 merge하면서 그쪽에만 speed를 쥐어 짜내도록 한 것입니다.
너무 유익합니다! 혹시 lpddr도 설명해주실 수 있을까요? 그리도 lpddr4/5의 clk-cs-ca가 어떤식으로 연관되고 동작하는지 강의도 가능할까요?
시청에 감사드립니다. 조만간 준비하도록 할게요
저도 lpddr 부탁 드립니다!
S/A 동작 시, 왜 BL의 Voltage가 잠시 Drop하는지를 찾고 있었는데, 속 시원히 해결되었습니다. 감사합니다.
알고 싶었던 내용인데, 감사합니다.
도움이 되셨다니 다행입니다. 감사합니다.
설계파트는 아니지만 개발실에서 파란집, 쌀집 거치며 신입 경력생활에서도 개발엔지니어로 있으면서도 괜찮은 자료들 찾아보기 쉽지 않았는데.. 살아있는 지식을 공유 하심에 감사드립니다. 학부생들이나 여러 현업분들께도 많은 도움이 되겠네요. 응원합니다.
안녕하세요. 올려주신 영상 정말 잘 보고 있습니다. 하나 궁금한 것이 있는데 그렇다면 aligned하게 만든 parallel data를 같은 WL에 burst하게 write하는 건가요? 만약 그렇다면 DQ Pin이 busrt 수만큼 존재하는 것인지 궁금합니다!
정말 좋은 자료 이네요. 이젠 웹을 봐도 중국자료들이 8할이던데.. 한국어 강의는 실무와 동떨어진 예전 죽은 자료들이 대부분이던데.. 이런 강의 자료들이 많아야 학생들 귀도 눈도 떠질듯 합니다.
좋게 봐주셔서 감사합니다. 예전에는 지식의 전수가 책을 통해서 이루어졌다면, 이제는 동영상이라는게 있어서 훨씬 수월한듯 합니다. 구독자 수나 조회수랑은 상관 없이 제 나름대로 아는 것들을 올려나갈 생각입니다.
와.. 이해 진짜 잘되네요 ecc 메모리 관련해서 알아보다 우연히 봤는데 정말 재밌네요
잘보고있습니다
오마이갓 넘감사합니다
안녕하세요 메모리쪽 회로 설계를 공부하고 있는 학생입니다. IO driver와 IO SA에 대해 더 자세하게 알고 싶습니다. 인터넷을 찾아보니 관련 연구 논문은 있지만 기본적인 이론 배경은 찾아보기 어렵더라구요. 혹시 이런 내용은 교재를 이용하여 공부하신건가요?
Thanks for the sharing.
안녕하세요 영상 잘 봤습니다. 뭐 하나 여쭤볼 수 있을까요? 증착회사 공부중입니다. Lpcvd 장비회사인데 idm 회사들 증설에 따라 기계가 몇 대 필요한지 추정해보려고 했었습니다. 러프하게나마 월 10만장 케파일때 필요장비대수 이런식으로요. 전공이 완전 다른데 반도체 면접용 교육동영상들 보면서 애를 많이 썼었습니다. 일단 디램 셀에서 필요한 증착레이어들 그리고 ILD IMD에 얼마나 lpcvd가 필요할지 레이어 하나하나 세어보고 웨이퍼 한장에 전체 lpcvd가 몇백회? 몇천회일지 추정해보려고 했거든요. 완전 비전공자에겐 무모한 줄 알면서도 발버둥쳐 봤습니다. 근데 새미기픈물님 이 영상보면서.. 3분 4분쯤에 csl 게이트같은 또 전혀 모르는 내용이 나오니까 의욕이 꺾이네요. 비전공자로선 계란으로 바위치기 방법 아니였나 생각도 들구요. 선생님께선 어떻게 보십니까? 그냥 포기하는게 나을까요? 좀 더 공부하면 비전공자가 lpcvd 레이어를 정말 대충이라도 셀 수 있을까요? 아니면 전공자로서 추정방법 추천해주실 수 있을까요? 웨이퍼 한 장당 lpcvd 몇백회 필요하니까 1회당 걸리는 시간*한달 곱해서 설비 월 10k당 몇 대 필요할지 알아보려고 했습니다. 전공자도 아닌데 뜬금없는 질문 드려서 죄송합니다. 그냥 알고 싶었습니다...
이건 PI나 공정 엔지니어 담당이라 저도 잘 모른는 분야입니다. 죄송합니다.
@@새미기픈믈-u1p 아닙니다 별 말씀을요. 머리굴려가며 다른 방식으로 추정했었습니다. 지나고보니 오히려 비전공자로서 무리한 접근을 했더군요. 다소 엉뚱한 질문에도 답글 달아주시고 너무 감사합니다
와이프가 반도체연구소 수석연구원이라 ㅋ 메모리반도체 설계한대서 어떤거하나 궁금해서 들어뵜는데 뭔소리인지 하나도 모르겠다 ㅋ
훌륭한 부인을 두셨군요 ^^
안녕하세요. 좋은 자료 감사합니다. 한달전에 이메일 주소를 주셧는데, 어제가 되서야 이메일을 보냈습니다. 보시고 답장부탁드립니다. 감사합니다.
"A 6F2 Buried Wordline DRAM Cell for 40nm and Beyond" 이게 현재 의 scaling을 만든 논문이군요
맞습니다. 감사합니다.
셀퍼빗라인이 뭔가요?
답변이 늦어 죄송합니다. 비트라인에 몇개의 메모리 셀이 연결되어 있는지를 나타냅니다.
안녕하세요. 혹시 이메일 주소 알수있을까요? 개인적으로 디램관련 질문이 있어서 이메일 주소로 나누고싶습니다. 감사합니다.
메일 드렸습니다.
정말 감사합니다ㅜ 도움 많이 되요. 진짜 감사합니다.
도움이 되셨다니 다행입니다.
EMC가 잘 들어갔내요
감사합니다
ㄱㅅ합니다
DRAM 관련 자료 너무 감사합니다.Cell 관련 내용으로 유입이되서 구독하게 되었습니다. 정말 좋은자료 감사합니다. 정리가 잘되어있어 DRAM 설계업무 전부에 이해를 할 수 있을것 같습니다. 감사합니다.
답변이 늦어 죄송합니다. 열심히 좋은 자료 많이 올려드리겠습니다. 저도 현업을 마치고 정리한다는 마음으로 올리고 있습니다. 감사합니다.
안녕하세요. 저는 하이닉스 OSAT 업체, 테스트 설비팀에 근무하고 있습니다. 디램 관련하여 덕분에 많이 공부 하고 있고 감사하게 영상을 보고 있습니다. 한가지 부탁 드릴는게 혹시 디램 테스트에 관련한 기초 자료를 부탁 드려도 될지요?
안녕하세요. 먼저 제 자료가 도움이 되었다니 감사드립니다. 요청 자료는 곧 준비하여 올려드리도록 하겠습니다. 감사합니다.