Ускорение процесса проектирования печатных плат с использованием ПЛИС

Объединение областей проектирования FPGA и печатных плат благодаря автоматическому, быстрому и безошибочному двунаправленному обмену данными, позволяет сократить количество слоев печатных плат, стоимость продукции и время проектирования:
0:00:00 - Начало
0:01:14 - О компании SysSoft
0:01:51 - Отличительные черты лучших компании по разработке и производству электроники
0:02:41 - Полный портфель для цифровизации вашего изделия
0:05:43 - Комплексное проектирование систем электроники
0:08:41 - Стоимость позднего обнаружения ошибки
0:09:42 - Цифровой двойник печатной платы
0:11:03 - Верификация проекта в любом маршруте проектирования
0:12:25 - Гибкость ПЛИС
0:12:32 - Оценка степени влияния на прибыль
0:14:40 - Возможности оптимизации
0:17:49 - Влияние оптимизации
0:18:57 - Факторы, препятствующие оптимизации
0:19:06 - Назначение сигналов
0:22:16 - Анализ рисков
0:22:53 - Организация команды разработчиков
0:24:27 - Создание УГО
0:26:19 - Доступность инструментов разработки
0:27:16 - Сложность проекта
0:29:16 - Существующие на сегодняшний день инструменты
0:29:23 - FPGA I/O Optimizer
0:32:28 - Демонстрация создания многосоставных символов УГО
0:41:03 - Демонстрация назначения сигналов и оптимизации выводов
0:24:27 - Считывание изменений со схемы
0:48:01 - Важный момент
0:50:10 - Объединение сигналов в группы
0:50:56 - Назначение групп свопирования
0:52:19 - Инструмент оптимизации выводов Floorplan
0:53:39 - Оптимизация bytelane0/bytelane2
0:55:23 - Оптимизации в 2 итерации
0:58:15 - Оптимизации диф. пар
1:00:16 - Передача данных из САПР ПЛИС в FPGA I/O Optimizer
1:03:25 - Процесс назначения сигналов на выводы ПЛИС
1:04:27 - Блокировка изменений со стороны схемы
1:06:15 - Оптимизация выводов на стороне домена ПЛИС
1:08:44 - Заключение