FPGA - what is inside the FPGA or what is not discussed in the training videos
HTML-код
- Опубликовано: 13 июн 2024
- LUT-Hi!
Often, in videos on RUclips or in various articles about " What is an FPGA?", the same concept of its construction is given, that is, the FPGA is depicted as a set of configurable logic blocks connected to each other by a matrix of connections or interconnects.
On the one hand, this is true, this is how the simplest representatives of programmable logic chips are arranged, but today FPGAs are something more complex, and in this video we will understand what modern FPGAs actually consist of.
--
Time codes
00:00 FPGA-Hello
0:05 Abstract-Introduction
0: 39 What you think when you hear the word FPGA-FPGA
1:08 Configurable logical blocks
3: 13 Memory cells-distributed and block memory
4:26 Mathematical and logical vector operations, Multipliers, DSP sections
6: 10 Clock network, clock tree, FPGA resource synchronization
6: 40 I / O ports - communication with the outside world: buffers, serializers, deserilizers, DCI, fifo, DDR, SDR, etc.
7: 35 Other FPGA hardware resources
8: 30 Conclusion
--
The following events will take place soon:
1. The second domestic conference of FPGA developers fpga-systems.ru/conference/20... Participation is free of charge
--
Join the FPGA community/Developers ' FPGA
1. Our telegram chat t.me/fpgasystems @fpgasystems
2. Project website fpga-systems.ru/
--
Streams are held every Saturday at 8 pm Moscow Time
1. Stream support www.donationalerts.com/r/fpga...
2. Project support yoomoney.ru/to/41001108477223...
-- Other
1. Cooperation, services, advertising, sponsorship fpga-systems.ru/services
2. Send your suggestions and questions to admin@fpga-systems.ru 
Наука
Да, мы хотим продолжения!
Принято
Спасибо! Хотелось бы еще посмотреть видео на подобные темы и то как этим управлять на verilog
принято, будем делать
@@FPGASystems когда таки соберётесь - неплохо было бы осветить сразу тему технологии написания кода на разных языках: VHDL, Verilog, System-C или как их там. И как из этого текстового файла получается двоичный файл и куда и как (по каким каналам) он там идёт в микросхемы, цепи или что там у вас... Ну и как биты этого двоичного файла влияют на функционал или может даже структуру под которую будет сконфигурировано изделие для решения каких то в текущем видео обозначенных задачах прикладных, которые ПЛИС решает (нейронки, процы, кодировщики аудио-видео...)....
Очень хотелось бы услышать больше о максимальном использовании структур на Verilog и VHDL! Вообще всё интересно из методов оптимизации по использованию FPGA b ПЛИС!
Принято, посмотрим что можно будет сделать. В целом я применял все упомянутые в ПЛИС структуры, осталось только правильно подобрать примеры и сделать видео. Может что-то вынесу нас стрим
Интересно было бы послушать про всё, что связано с схемотехникой вокруг ПЛИС.
1) Назначение портов вводов/выводов. Привязаны ли они к конкретным "BANK", если да то как жёстко.
2) В целом раскрыть понятие BANK в ПЛИС. Если там какие ни будь подводные камни связанные с разными BANK.
3) Рассмотреть минимальную необходимую обвязку для ПЛИС (я так понимаю она вся связана с BANK0)
4) Возможно, сделать схемотехнический обзор на несколько отладок (от простых до сложных).
Идея хорошая, надо будет в чате обсудить такую тему. ПЛИСы разные, производители разные, что-то может отличаться. Но идея рассмотреть схемотехнику и трассировку (если будет) уже готовых отладок звучит вполне здраво. Спасибо за идею
Кстати, с удовольствием бы посмотрел стрим с схемотехником, который бы сделал обзор на вышеупомянутые вопросы.
А так же затронул бы более сложные вещи:
1) SI/PI
2) Питание ядра, синхронные источник и тд.
3) Обзор PCB layout сложных отладок, на что обратить внимание, с какими багами сталкивался
4) Обзор инструментов синхронизации между разработчиком ПЛИС и схемотехником.
Раскатал губу :) Тем тут конечно не на один стрим.
Ага, еще бы найти кто этим занимается постоянно. Если есть кто на примете, пиши, приглашай. Колаб формат открыт для всех 😉
@@yetadr по питанию нужно знать тау и матлаб. По обвязке самого Плис ещё и уметь трассировать высокоскоростные шины передачи данных. В общих чертах это больше аналоговая область. Нужно решить чем вы собираетесь заниматься- Цифрой или аналогом. Так как канал касается FPGA то немного странно крутить темы из других областей.
@@Duckfuck84 Очень даже интересно, как вы применяете matlab при разработке источников питания для FPGA? ТАУ конечно знать полезно, а именно про компенсацию обратной связи, но мне интересно, вы давно открывали datasheet на микросхемы источников питания? Это уже сильно интегрированные решения, которое облегчает расчёт обвязки.
Чем хочу заниматься, я уже решил давно. И если для Вас данные темы кажутся странными, это ещё ни о чём не говорит.
Использует ли синтезатор вивады автоматически все ресурсы плис? на примере того же DSP блока. вставит ли синтезатор в качестве умножения дсп блок?
Да, вивадо по возможности ставит аппаратные ресурсы, но очень сильно зависит от того как ты опишешь, то что ты хочешь и от самих настроек синтеза и имплементации. Например, обычный казалось бы сброс может испортить всю малину, поскольку аппаратный ресурс может не поддерживать сброс. Это можно наблюдать на примере памяти или сдвигового регистра. Я приведу примеры в следующем видео
Тему ЦОС (DSP) не планируете развивать?
У нас в чате t.me/fpgasystems очень много разговоров про стрим по ЦОС, но как-то тяжело найти лектора на эту тему, то не могут, то временная зона сильно расходится. Но работаем в этом направлении, тема очень востребована
Когда записывали как под прицелом и только глаза бегали по строчкам! Очень оригинально!
😆
Тайм коды
0:00 FPGA-Привет
0:01 Аннотация / Введение
0:39 То о чем вы думаете, когда слышите слово FPGA/ПЛИС
1:08 Конфигурируемый логический блоков
3:13 Ячейки памяти - распределённая и блочная память
4:26 Математические и логические векторные операции, умножители, DSP секции
6:10 Тактовая сеть, клоковое дерево, синхронизация ресурсов ПЛИС
6:40 Порты ввода / вывода - связь с внешним миром: буферы, серилайзеры, десерилайзеры, DCI, fifo, DDR, SDR и пр.
7:35 Другие аппаратные ресурсы ПЛИС
8:30 Заключение
Очень интересно! Оказывается это не только логические примитивные элементы а и мощные структуры! Очень интересно узнать, как этими структурами пользоваться? Где про всё это с точки зрения создания своих приложений можно узнать?
Узнать можно будет из следующих видео 😉
Интересно. Но хотелось бы лекцию об использовании Time Analyzer (и желательно подробно). Но не вариант, как я понимаю.
Думаю что да, не вариант
Расскажите как понять максимальную частоту плис ? от чего зависит частота?
Здрасти, максимальная частота проекта в ПЛИС определяется с помощью инструмента, который называется - статический временной анализ - Static Timing Analysis (STA). Если в двух словах , то значение максимальной тактовой частоты - это такое значение частоты тактового сигнала, при котором не происходит нарушений по setup (времени установления). Эта величина зависит от нескольких факторов, и во многих случаях определяется количеством уровней логики между синхронными элементами. Реже, расположением элементов (удаленностью) на кристалле. Погуглите Setup Time и Static Timing Analysis. Рекомендую ресурс www.vlsi-expert.com/
Интересно было бы узнать о методах оптимизации временных характеристик, особенностях размещения синхронной логики на кристалле и прочих фичах временного анализа.
давно собираюсь сделать такое видео и все ни как. посмотрим, что можно сделать
Клёвое видео! А не хотите ли рассказать про более современные ПЛИС? В той же плисовой части Versal-я вроде как существенно переосмыслили многие из вещей, которые вы описываете в данном видео: цепи переносов, слайсы, CLB, клоковые сети и т.д. В Ultrascale-ах там что-то как-то существенно получше с трассировочными ресурсами. Да и в целом, вопросы трассировочных ресурсов, а также баланс распределения тех или иных ресурсов Xilinx как-то неохотно раскрывает, всё больше сторонние исследователи дербанят и реверсят, может вы чего расскажете?)
Привет, если касаться Versal, то тут недавно был большой онлайн семинар от Xilinx, на котором мы многое рассказали о структуре ACAP. Можно посмотреть запись здесь, там на русском есть сессии xilinx.cventevents.com/event/8f489ac7-6da3-4d87-a8a4-a48268ab2b6f/summary Что же касается переосмысления концепций - да, что-то может меняться в новых поколениях ПЛИС,но концептуально, все ресурсы сохраняются. Я лишь хотел акцентировать внимание, что среди роликов про светодиодные мигалки и VGA интерфейсы нет объяснений самих ресурсов ПЛИС, как их надо и почему надо использовать.
Многие видят как реализуют подключение кнопок и светодиодов через простые базовые элементы, но не вникают в суть того, как это будет выглядеть на кристалле, и как управлять имплементацией. Тоже сложение , например, можно сделать в логике, DSP, или даже в блочной памяти.
В общем попробуем устранить этот пробел в знаниях у начинающих
Вас понял, благодарю.
базовый предмет - "прикладная теория цифровых автоматов"
Лучше смотреть в камеру... Ничего страшного, если расскажешь своими словами, без суфлёра
Первый блин комом, освоюсь, нормально будет
@@FPGASystems есть суфлеры которые вешаются на объектив камеры, а текст проецируется с телефона. стоят не дорого. Хотя лучше, конечно, учится рассказывать без текста.
@@enotbert не поверишь, но я пытался это сделать , перебрал кучу вариантов с размещением текста перед камерой, и этот на тот момент казался самым подходящим.
Говорить без текста это на стримы по субботам или на семинар )
@@FPGASystems идеально когда что-то среднее, не чтение, но ни не свободная форма как на стриме. В любом случае, годный канал. Удачи.
@@enotbert Что - то среднее наверное получилось во втором видео. Что скажешь?
Что мне было бы интересно.
Пример кода, который пишется по простому, и скажем, компилятор раскидывает это на луты и обычные триггеры. И пример продвинутого кода, который своей структурой показывает компилятору, что мол я хочу задействовать какие-то специальные фичи на плисе, и как найти и понять, что же писать, чтобы так было.
Да, я все покажу. Код уже написан. Будут примеры на VHDL и Verilog под Vivado и Quartus, чтобы всем было хорошо
Миша, ну ты тут совсем не живой. Взгляд в построчник.
Да ни как не смог поставить камеру и текст. Надо что-то придумать в следующий раз
стили кодирования VHDL и то как они ложатся в архитектуру было бы интересно услышать.
Из пожеланий:
1) было бы хорошо повысить реальное разрешение видео и заставки.
2) не стоять как перед расстрелом)) мб вообще без просто видеоряд со слайдами и без лица?
Полностью согласен, буду работать над повышением качества. Все таки хотелось бы "торговать" лицом, так ощущается комфортнее, нежели просто видеоряд
Однозначно наличие лектора на экране улучшает восприятие
@@FPGASystems тогда как на многих каналах: сидя за столом в более менее "офисной" одежде или просто деловой стиль. Не знаю как у других инженеров, но у меня деловой стиль все же вызывает большее расположение к говорящему, чем привычный стиль инженера - чудик не от мира сего.
Так же полезной опцией будет расположить текст за камерой, чтобы взгляд был в камеру (или использовать телесуфлер).
@@user-kj9lz1re1d да я пробовал текст и перед и за камерой и слева и справа, но получалось еще хуже, чем на видео. Я пытался, правда.
Я не разраб и даже не планирую учится разработке на плис, но мне было бы очень интересно узнать в общих чертах о разработке.
Если это возможно и корректно, то провести аналогии с разработкой софта. Есть ли сходство, в чем принципиальное различие.
Если говорить о ПЛИС как об ускорителе в рамках обычного ПК, то есть ли разные подходы к реализации такого ускорения. Если есть, то какие они бывают.
В общем куча общих вопросов.
а вас нет такого же, только с перламутровыми пуговицами? в смысле по интелу ))
Ну так разницы особо ни какой, там тоже есть брамки, ДСП и остальные ресурсы. Это видео чисто концептуальное, поскольку про эти ресурсы мало кто рассказывает или не упоминают их вообще
Короче ПЛИС это - гитара )
На самом деле, даже правильное мигание светодиодом в ПЛИС - не такая тривиальная задача, как может показаться на первый взгляд
Ну что за кринж...
как-то не многословно...
privet ja dolgo iskal normalnowa specalista razbirajuschim w plis i fpga i nadejus ti normalnij specalist po etomu pischu tebe u menja jest odin projekt ja be xatel tetna ted apschatca staboj pojalusta pischi kontakt viber watcap skayp ili telegram no jelatelno telegram kak dobawljus mojesch udalit iz pablika ...
t.me/fpgasystems оно же в телеграм @fpgasystems