#VLSITechnology

#VLSIE001 #VLSITechnology #VSLITech #VLSITek #ICDesign #nguyequanicd #Verilog #SystemVerilog
Bài này dành riêng cho việc mô tả về cấu trúc và hoạt động của Delay FlipFlop (D FF).
Như đã trình bày ở bài 2, trong thiết kế mạch số đồng bộ, Delay FF, viết tắt là D FF, là một phần của mạch đồng bộ.
Việc mô tả một mạch tuần tự đúng sẽ liên quan mật thiết đến việc hiểu về cấu trúc và hoạt động của D FlipFlop. Chính vì vậy, phần này sẽ nhắc lại lý thuyết về D-FF.
--------------------------------------------------------------------------------------------
Blog : nguyenquanicd.b...
Github: github.com/ngu...
LinkIn: / icdesign-vlsi-technology
Facebook: / integratedcircuitdesign
Twitter: Ng...
RUclips: / @vlsitechnology
email : [e-mail]

[@namo2958]

Cám ơn Anh vì đã làm series này. Series rất hay và bổ ích. Hơn nữa Anh giảng rất dễ hiểu
Có cả Bonus quá ngon :)

[@chungnguyen8638]

Cảm ơn anh !

[@tinang9652]

những bài tutorial của a trên trang blog cũng như video trên youtube rất hay và hữu ích. Chúc anh sức khỏe và ra nhiều bài viết hay hơn nữa =))

[@ngocmanprocoder]

Anh ơi cho em hỏi thời gian cổng truyền T0 và T2 bắt đầu đóng cho đến khi đóng hoàn toàn có phải là rise time k a. Em cảm ơn.

[@香茅烤肉]

Series rất hay, góp ý với a Quân là nên có outline cho nội dung trước, và nói nhanh hơn xíu :D

[@VLSITechnology]

Ok Sơn, các bài trước đều có outline, từ bài này :) . Anh cũng cố gắng nói nhanh hơn nhưng từ từ quen rồi tăng tốc sau. Nếu quá chậm có thể tăng tốc video lên 1.5 hoặc 2 là được.

[@AnhNgoc-zk6nm]

@@VLSITechnology đúng rồi anh ơi, em ủng hộ anh nói chậm vì tua nhanh vẫn xem được mà dễ hiểu , chứ nói nhanh thì khó cho những người bắt đầu , cảm ơn anh

[@trunganhnguyenthanh2768]

cho em hỏi chỗ cái transmission gate với inverter tạo nên d flip flop thì sao mình không lấy cái xung CLK luôn mà lại lấy hai lần đảo của nó. Điều này giúp được gì anh ? Với giả sử dữ liệu anh đổi giữa mức 1 của xung clock thì còn đảm bảo được việc ff được trigger bởi cạnh lên không? Trong trường hợp xung clock là 10101010... và 01010101... có đảm bảo là ff hoạt động đúng không? Em đã thử trên cadence và chỉ thấy đúng mỗi trường hợp clock là 01010101... thôi còn trường hợp kia thì sai.

[@VLSITechnology]

Đây chỉ là mạch nguyên lý của DFF, việc tại sao lại lấy 2 lần đảo của CLK anh không tìm hiểu sâu hơn. Với thiết kế số, người design chỉ tập trung hiểu cấu trúc hoạt động và sử dụng.
Em xem phần trình bày về cấu trúc sẽ thấy, tại cạnh lên là cổng truyền T0 bắt đầu đóng lại, khi clock mức 1 là nó sẽ đóng hoàn toàn và dù D có thay đổi giá trị thì cũng ko ảnh hưởng đến giá trị ngõ ra của DFF. Đó là nguyên lý hoạt động.
Tuy nhiên, cell DFF của thư viện sẽ có thông số vật lý của nó. Tại thời điểm xuất hiện cạnh tích cực của FF (cạnh lên trong trường hợp này) thì ngõ vào D phải giữ mức logic ổn định (không đổi) trước khi xuất hiện cạnh lên (setup time) và sau khi xuất hiện cạnh lên (hold time). D không được thay đổi giá trị vi phạm thông số vật lý này cúa DFF.
Em mô phỏng sai thì có thể thử xem lại thông số vật lý của DFF mà em thiết kế như thế nào (Setup time, hold time là bao nhiêu)? Việc mô phỏng của em khi thay đổi xung clock và ngõ ra D đã đảm bảo các thông số này chưa?

[@TiNhoknD]

coi không hiểu thì làm sao để hiểu bây giờ hả anh ơi