교수님!! 정확히 8:28 부분에서 슬래이브 clk의 네거티브 엣지 부분과 Qm 의 파지티브 엣지부분이 겹치게 되는데 이때는 그냥 앞쪽을 기준으로 생각하면 되나요? 레벨 트리거이기 때문에 셋업타임 홀드타임과는 상관이 없나요?? 덧붙여 레벨트리거 의 경우 정확히 엣지일 때 어떤결과가 나오는 지 궁금합니다
@@뽕교수의전자공학 11-11강 트리거링 강의에서 output은 입력과 트리거링에 의해 결정된다고 배웠습니다. 이때 postive level 트리거에서는 clk 가 postive 일때 입력값을 반영하여 최종 output이 나오는거로 배웠구요. clk 값은 1에서 0으로 바뀐다면 1까지는 입력값을 반영하고 0이된 순간부터는 입력값에 관계없이 이전값을 유지하는것으로 배웠습니다. 여기서 제가 궁금한것은 clk 이 1에서 0으로 변하는 순간과 입력값이 0에서 1로 바뀌는 순간이 정확히 일치하면 엣지부분 그 순간에 결과가 어떻게 나오는지 입니다 영상에선 그냥 0으로 유지하는것으로 그리셨는데 엣지부분이 조금 거슬려도 그냥 앞에것을 기준으로 생각하면 될지 입니다 제가 너무 쓸때없는 고민을 하는건가요 ㅠㅠ 그래도 궁금해요
@@뽕교수의전자공학 아 알겠습니다!! 답변 감사합니다 제가 아직 2학년이라 전자공학 공부법을 잘 모르는 것일수도 있는데 저는 전자공학도라면 순간적인 미세한 변화(ex.해저드)에도 예민하게 반응하고 정확하게 이해할줄 알아야하고 단편적으로 눈앞에 보이는 상황과 공식만 생각하지않고 다양한 변수들에 대한 통찰력(ex.부하효과) 이 필요하다고 생각하고 있습니다 그래서 전공 공부를 할때 조금이라도 찝찝하거나 명쾌하게 설명되지 않는 부분도 꼼꼼히 공부하려고 노력하고 있구요 이렇게 생각하는 공부방식이 조금 과한가요?? 저번 해저드 질문때도 그렇고 몰라도 된다 라는 답변을 들을땐 제가 너무 과하게 비효율적으로 공부하는건가? 라는 생각이드네요ㅠㅠ 다른 교수님 수업도 마찬가지라서 더 고민입니다 조언부탁드립니다 교수님!
질문이 있습니다. 교수님의 설명에 따르면, Master-Slave D F/F의 타이밍도에서 D는 CLK이 positive level일때 Q에 영향을 미칩니다. 전 강의에서 level trigger 는 letch라고 해주셨는데, 그럼 처음 그려주신 회로는 Master-Slave D F/F가 아니라 Master-Slave D letch 가 맞는 이름인거 아닌가요? F/F인데 왜 타이밍도에서는 level에서 영향을 받았는지 궁금합니다.
![[논리회로] #11.2 SR래치, 특성표, 특성식, 회로해석](http://i.ytimg.com/vi/iQuxA1dDdMU/mqdefault.jpg)
![[논리회로] #11.2 SR래치, 특성표, 특성식, 회로해석](/img/tr.png)
![[논리회로] #11.4 래치, 특성표, 회로, 해석](http://i.ytimg.com/vi/ltLE7r4DOBQ/mqdefault.jpg)
![[논리회로] #12.2 3비트계수기, T플립플롭 이용](http://i.ytimg.com/vi/kUNv4TjWiGU/mqdefault.jpg)
![[바쁜직장인 Jeremy 전자공학]논리회로(디지털공학) 11강 플립플롭(Flip-Flop)](/img/1.gif)
진짜 … 너무 감사해요 짱이에요 ㅠㅠㅠㅠㅠ
좋은 강의 감사드립니다. 도움이 많이 됐습니다!
와 감사합니다 교수님 🧡
교수님! 혹시 질문드리고 싶은데 현재 질문 받으실 수 있는지 여쭈어보고 싶습니다!!
교수님!! 정확히 8:28 부분에서 슬래이브 clk의 네거티브 엣지 부분과 Qm 의 파지티브 엣지부분이 겹치게 되는데 이때는 그냥 앞쪽을 기준으로 생각하면 되나요? 레벨 트리거이기 때문에 셋업타임 홀드타임과는 상관이 없나요?? 덧붙여 레벨트리거 의 경우 정확히 엣지일 때 어떤결과가 나오는 지 궁금합니다
동현아! 미안한데... 니 질문의 요지를 모르겠다...
그리고... 주종트리거 플립플롭은 사실 존재하지도 않는 것인데(IC로)... 책에 있어서 할수없이 넣은거야.... 몰라도 되!!!!!
@@뽕교수의전자공학 11-11강 트리거링 강의에서 output은 입력과 트리거링에 의해 결정된다고 배웠습니다.
이때 postive level 트리거에서는 clk 가 postive 일때 입력값을 반영하여 최종 output이 나오는거로 배웠구요. clk 값은 1에서 0으로 바뀐다면 1까지는 입력값을 반영하고 0이된 순간부터는 입력값에 관계없이 이전값을 유지하는것으로 배웠습니다.
여기서 제가 궁금한것은 clk 이 1에서 0으로 변하는 순간과 입력값이 0에서 1로 바뀌는 순간이 정확히 일치하면 엣지부분 그 순간에 결과가 어떻게 나오는지 입니다 영상에선 그냥 0으로 유지하는것으로 그리셨는데 엣지부분이 조금 거슬려도 그냥 앞에것을 기준으로 생각하면 될지 입니다 제가 너무 쓸때없는 고민을 하는건가요 ㅠㅠ 그래도 궁금해요
@@dh-uz4hs 레벨트리거는 에지가 중요하지않어... 클럭이 1일때. D값이 0이었다면, 그냥 0이에
@@뽕교수의전자공학 아 알겠습니다!! 답변 감사합니다 제가 아직 2학년이라 전자공학 공부법을 잘 모르는 것일수도 있는데 저는 전자공학도라면 순간적인 미세한 변화(ex.해저드)에도 예민하게 반응하고 정확하게 이해할줄 알아야하고 단편적으로 눈앞에 보이는 상황과 공식만 생각하지않고 다양한 변수들에 대한 통찰력(ex.부하효과) 이 필요하다고 생각하고 있습니다 그래서 전공 공부를 할때 조금이라도 찝찝하거나 명쾌하게 설명되지 않는 부분도 꼼꼼히 공부하려고 노력하고 있구요 이렇게 생각하는 공부방식이 조금 과한가요?? 저번 해저드 질문때도 그렇고 몰라도 된다 라는 답변을 들을땐 제가 너무 과하게 비효율적으로 공부하는건가? 라는 생각이드네요ㅠㅠ 다른 교수님 수업도 마찬가지라서 더 고민입니다 조언부탁드립니다 교수님!
@@dh-uz4hs 꼼꼼한것은 좋지! 아니! 꼼꼼해야지!
질문이 있습니다. 마스터(M)에 들어가기전 D와 슬레이브(S) 들어가기 전 D와 다를거같은데 같은 D로 표시해도 되는건가요?
질문이 있습니다. 교수님의 설명에 따르면, Master-Slave D F/F의 타이밍도에서 D는 CLK이 positive level일때 Q에 영향을 미칩니다. 전 강의에서 level trigger 는 letch라고 해주셨는데, 그럼 처음 그려주신 회로는 Master-Slave D F/F가 아니라 Master-Slave D letch 가 맞는 이름인거 아닌가요? F/F인데 왜 타이밍도에서는 level에서 영향을 받았는지 궁금합니다.
mst ff의 타이밍도에서 pos.level일때 Q에 영향을 미친다는 설명은 엉터리인데, 제가 어디서 그런말을?
뽕교수의 전자공학 아, 필기에 제목을 mst ff 라고 쓰시고, 타이밍도에는 level에서 영향을 받는 타이밍도를 그리시면서 설명해주셔서 제가 그렇게 이해했습니다. 그럼 이 제목과 내용은 다른 것이지요? 말씀은 gated D letch라고 하셨습니다.
뽕교수의 전자공학 설명 마무리 부분에 (결과)라고 하시면서 mst d ff ~> pet d ff / net d ff라고 써주셨어요.
질문을 하실때는 02:23과 같이 어느 시점을 표시를 해줘야 빨리 그지점을 찾을수가 있어요